JP2013041961A - 抵抗変化メモリ及びその製造方法 - Google Patents
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Abstract
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域10a上に形成された第1の拡散層17aと、第1の拡散層に接続された第1のコンタクトCB1と、第1のコンタクト上に形成された第1の下部電極層21aと、第1の下部電極層上に形成された第1の抵抗変化層22a及び第1の上部電極層23aと、周辺回路部において互いに異なる素子領域に形成された第2乃至第4の拡散層17d、17eと、第2乃至第4の拡散層に接続された第2乃至第4のコンタクトCS1、CS2と、第1の下部電極層、第1の抵抗変化層、第1の上部電極層と同じ高さに形成された第2の下部電極層21b、第2の抵抗変化層22b、第2の上部電極層23bとを具備する。第2の下部電極層は、第2及び第3のコンタクトを接続する第1のローカル配線L1として機能する。
【選択図】図1
Description
第1の実施形態は、磁気ランダムアクセスメモリの周辺回路部において、MTJ素子の下部電極層をローカル配線(Local Interconnect)として用いる。尚、ローカル配線は、グローバル配線やセミグローバル配線と異なり、デバイスのソース/ドレイン間、ソース/ドレインとゲート間等をつなぐ配線である。
図1(a)及び(b)を用いて、第1の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図1(a)はメモリセル部を示し、図1(b)は周辺回路部を示す。
図1(a)及び(b)を用いて、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
MTJ素子22a及び22bは、以下のような材料で構成される。
面内磁化型のMTJ素子22a及び22bは、例えば以下の材料を用いて形成される。
垂直磁化型のMTJ素子22a及び22bは、例えば以下の材料を用いて形成される。尚、トンネル絶縁層に関しては、面内磁化型と同じである。
「Fe(鉄)、Co(コバルト)、Ni(ニッケル)のうちの少なくとも1つと、Cr(クロム)、Pt(白金)、Pd(パラジウム)のうちの少なくとも1つとを含む合金からなるもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、Co(50)Pt(50)などがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、CoCrNb合金などがある。
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つもの」
例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などがある。Co/Pt人工格子を使用した場合及びCo/Pd人工格子を使用した場合においては、抵抗変化率(MR比)は、約40%、という大きな値を実現できる。
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどがある。
「Fe、Co、Niのうちの少なくとも1つと、Cr、Pt、Pdのうちの少なくとも1つとを含む合金に、不純物を添加したもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、又は、Co(50)Pt(50)に、Cu、Cr、Agなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、又は、CoCrNb合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金についての厚さの最適値と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金の組成比を調整したもの」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
上記第1の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層21b/MTJ素子22b/上部電極層23bの積層構造が形成される。そして、ローカル配線L1として機能する下部電極層21bにより、サポートコンタクトCS1及びCS2を接続する。
第2の実施形態は、第1の実施形態の変形例であり、周辺回路部において、MTJ素子のトンネル絶縁層を含む領域をキャパシタC(容量素子)として使用し、配線層や素子領域を抵抗素子Rとして使用し、RやCの所望値を予め設計した値となるようにウェハ上で作りこむことでRC回路を形成する。尚、ここでは、第1の実施形態と異なる点について主に説明する。
図2(a)及び(b)を用いて、第2の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図2(a)はメモリセル部を示し、図2(b)は周辺回路部を示す。
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態によれば、特別な配線層やキャパシタ層を追加することなく(すなわち、プロセスや構造を殆ど追加することなく)、アナログ素子の形成に必須であるRC回路を周辺回路部に搭載することができる。このため、チップ面積及びコストを増大させることなく、チップの高性能化を実現できる。
第3の実施形態は、第2の実施形態の変形例であり、周辺回路部におけるMTJ素子の絶縁層を厚膜化し、キャパシタCの容量を大きくする。尚、ここでは、第2の実施形態と異なる点について主に説明する。
図3(a)及び(b)、図4を用いて、第3の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図3(a)はメモリセル部を示し、図3(b)は周辺回路部を示す。
図3(a)及び(b)、図4を用いて、第3の実施形態に係る磁気ランダムアクセスメモリの主な工程の製造方法について説明する。
第3の実施形態のMTJ素子として、上記第1の実施形態における[1−3]の欄において説明した材料を用いることも可能であるが、特に、以下のような材料が好ましい。但し、以下の材料に限定されるわけではない。
上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、周辺回路部のキャパシタCの一部である絶縁層110を厚くする。これにより、周辺回路部のキャパシタCの容量を大きくすることができ、RC回路の性能を最適化できる。このため、高性能なRC素子を搭載したチップの実現を可能とする。
第4の実施形態は、第1乃至第3の実施形態の変形例である。第1乃至第3の実施形態では、下部電極層、MTJ素子及び上部電極層を一括加工していたが、第4の実施形態では、下部電極層をMTJ素子及び上部電極層と別に加工する。尚、ここでは、第1乃至第3の実施形態と異なる点について主に説明する。
図5(a)及び(b)乃至図7(a)及び(b)を用いて、第4の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図5(a)及び(b)は第1の実施形態の変形例、図6(a)及び(b)は第2の実施形態の変形例、図7(a)及び(b)は第3の実施形態の変形例を示す。
図5(a)及び(b)を用いて、第4の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。尚、図6(a)及び(b)、図7(a)及び(b)の製造方法も同様である。
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、下部電極層21を、MTJ膜22及び上部電極層23と別々に加工することで、次のような効果が得られる。MTJ膜22は、物理エッチングを含む加工手法を用いるため、下部電極層21の下部のシリコン酸化膜等の材料とエッチングの選択比を大きく取ることが難しい場合がある。このため、MTJ膜22の加工の際、下部電極層21の下層が大きく削られる恐れがある。しかし、第4の実施形態によれば、MTJ膜22の加工の際に、下部電極層21をエッチングストッパ層として用いることで、下部電極層21の下層が大きく削られることを防止することができる。
第5の実施形態は、第3の実施形態の変形例であり、周辺回路部のMTJ素子の側面をより多く露出し、トンネル絶縁層をより酸化できるようにした構造である。尚、ここでは、第3の実施形態と異なる点について主に説明する。
図8(a)及び(b)を用いて、第5の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の構造について説明する。
図8(a)及び(b)を用いて、第5の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造方法について説明する。
上記第5の実施形態によれば、第3の実施形態と同様の効果を得ることができる。さらに、第5の実施形態では、下部電極層21b/MTJ素子22b’/上部電極層23bの積層構造に対して、溝40を複数個設け、MTJ素子22b’の側面をより多く露出している。これにより、周辺回路部の選択酸化において、MTJ素子22b’内の絶縁層をより酸化でき、より膜厚を厚くし易くなる。
上記第1乃至第5の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第6の実施形態は、抵抗変化メモリとしてReRAMを例に挙げる。
図9(a)及び(b)乃至図12を用いて、第6の実施形態に係るReRAMの構造について説明する。ここで、図9(a)及び(b)は第1の実施形態に対応し、図10(a)及び(b)は第2の実施形態に対応し、図11(a)及び(b)、図12は第3の実施形態に対応する。
上記第6の実施形態によれば、第1乃至第3の実施形態と同様の効果を得ることができる。
上記第1乃至第5の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第7の実施形態は、抵抗変化メモリとしてPRAM(相変化メモリ)を例に挙げる。
図13(a)及び(b)を用いて、第7の実施形態に係るPRAMの構造について説明する。尚、図13(a)及び(b)は、第1の実施形態に対応する。
上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
第8の実施形態は、上記第1乃至第7の実施形態における周辺回路部の変形例である。
図14乃至図23を用いて、第8の実施形態における周辺回路部の構造について説明する。ここで、図14は第1の実施形態(図1)、図15は第2の実施形態(図2)、図16は第3の実施形態(図3)、図17乃至図19は第4の実施形態(図5乃至図7)、図20乃至図22は第6の実施形態(図9乃至図11)、図23は第7の実施形態(図13)の周辺回路部の変形例に対応する。
図24(a)乃至(c)を用いて、第8の実施形態における周辺回路部の製造方法について説明する。
上記第8の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層21c/抵抗変化素子(MTJ素子22c及び22c’、遷移金属酸化物素子50c及び50c’、相変化素子60c及び60c’)/上部電極層23cの積層構造が形成される。そして、ローカル配線L2として機能する下部電極層21cにより、サポートコンタクトCS4及びゲート電極14を接続する。
Claims (6)
- メモリセル部と周辺回路部とを有する半導体基板と、
前記メモリセル部の前記半導体基板内の素子領域上に形成された第1のゲート電極と、
前記第1のゲート電極の端部下の前記素子領域内に形成された第1の拡散層と、
前記第1のゲート電極に隣接して形成され、前記第1の拡散層に接続された第1のコンタクトと、
前記第1のコンタクト上に形成され、前記第1のコンタクトを介して前記第1の拡散層に接続された第1の下部電極層と、
前記第1の下部電極層上に形成された第1の抵抗変化層と、
前記第1の抵抗変化層上に形成された第1の上部電極層と、
前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第2乃至第4の拡散層と、
前記周辺回路部における前記半導体基板内に形成された素子分離領域と、
前記第2の拡散層に接続された第2のコンタクトと、
前記第3の拡散層に接続された第3のコンタクトと、
前記第4の拡散層に接続された第4のコンタクトと、
前記素子分離領域上に形成された第2のゲート電極と、
前記周辺回路部に前記第1の下部電極層と同じ高さに形成された第2の下部電極層と、
前記第1の抵抗変化層と同じ高さで前記第2の下部電極層上に形成された第2の抵抗変化層と、
前記第1の上部電極層と同じ高さで前記第2の抵抗変化層上に形成された第2の上部電極層と、
を具備し、
前記第2の下部電極層は、前記第2のコンタクトと前記第3のコンタクトとを接続する第1のローカル配線として機能する層、及び、前記第2のゲート電極と前記第4のコンタクトとを接続する第2のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリ。 - 前記周辺回路部において、前記第2の上部電極層の上方に形成された上部配線と、
前記上部配線と前記第2の上部電極層とを接続する第5のコンタクトと、
をさらに具備し、
前記第2の抵抗変化層は、第2の絶縁層を含み、
前記第2の絶縁層を有する容量素子と、前記第2乃至第5の素子領域のうちの1つからなる抵抗素子とで、前記周辺回路部にRC回路を形成する、
ことを特徴とする請求項1に記載の抵抗変化メモリ。 - 前記第1の抵抗変化層は、第1の絶縁層を含み、
前記第2の絶縁層は、前記第1の絶縁層よりも厚い、
ことを特徴とする請求項2に記載の抵抗変化メモリ。 - 前記第1の下部電極層の側面は、前記第1の抵抗変化層及び前記第1の上部電極層の側面よりも外側に突出し、
前記第2の下部電極層の側面は、前記第2の抵抗変化層及び前記第2の上部電極層の側面よりも外側に突出する、
ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。 - 前記第2の抵抗変化層及び前記第2の上部電極層内に、前記第2の抵抗変化層の側面を露出する溝が形成されている、
ことを特徴とする請求項3又は4に記載の抵抗変化メモリ。 - メモリセル部と周辺回路部とを有する半導体基板内に複数の素子領域を形成する工程と、
前記周辺回路部の前記半導体基板内に素子分離領域を形成する工程と、
前記メモリセル部の前記素子領域上に第1のゲート電極を形成し、前記周辺回路部の前記素子分離領域上に第2のゲート電極を形成する工程と、
前記メモリセル部の前記素子領域内に第1の拡散層を形成し、前記周辺回路部の互いに異なる前記素子領域内に第2乃至第4の拡散層を形成する工程と、
前記第1の拡散層に接続する第1のコンタクトを形成し、前記第2の拡散層に接続する第2のコンタクトを形成し、前記第3の拡散層に接続する第3のコンタクトを形成し、前記第4の拡散層に接続する第4のコンタクトを形成する工程と、
前記第1乃至第4のコンタクト上に下部電極層、抵抗変化層及び上部電極層を順に形成する工程と、
前記下部電極層、前記抵抗変化層及び前記上部電極層を加工することにより、第1の下部電極層、第1の抵抗変化層及び第1の上部電極層からなる第1の積層構造と、第2の下部電極層、第2の抵抗変化層及び第2の上部電極層からなる第2の積層構造とを形成する工程と、
を具備し、
前記第1の下部電極層は、前記第1のコンタクトを介して前記第1の拡散層に接続され、
前記第2の下部電極層は、前記第2のコンタクトと前記第3のコンタクトとを接続する第1のローカル配線として機能する層、及び、前記第2のゲート電極と前記第4のコンタクトとを接続する第2のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリの製造方法。
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JP2011177529A JP2013041961A (ja) | 2011-08-15 | 2011-08-15 | 抵抗変化メモリ及びその製造方法 |
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