TWI818402B - 記憶體元件及其製造方法 - Google Patents

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Abstract

本揭露提供一種記憶體元件及其製造方法。記憶體元件包括磁性穿隧接面與自旋霍爾電極。磁性穿隧接面包括自由層、參考層以及延伸於自由層與參考層之間的阻障層。自旋霍爾電極接觸於磁性穿隧接面且經配置以將電荷電流轉換為用於寫入磁性穿隧接面的自旋電流。自旋霍爾電極由包括重金屬元素與過渡元素金屬的合金構成。重金屬元素選自於具有填於5d軌域的一或多個價電子的金屬元素，且輕過渡金屬元素選自於具有部分填滿3d軌域的一或多個價電子的過渡金屬元素。

Description

記憶體元件及其製造方法
本揭露關於一種記憶體元件及其製造方法。
磁性隨機存取記憶體(magnetic random access memory，MRAM)為性能超越目前各種記憶體的次世代記憶體技術中的一個居領先地位的候選者。MRAM提供與揮發性靜態隨機存取記憶體(static random access memory，SRAM)相當的性能，且其高儲存密度與低能耗之特性與揮發性的動態隨機存取記憶體(dynamic random access memory，DRAM)相當。與非揮發性的快閃記憶體相比，MRAM提供更快的存取速度且隨時間而產生的劣化更低。自旋軌道矩MRAM(spin orbit torque MRAM，SOT-MRAM)為MRAM的一種類型。自旋轉移矩MRAM(spin transfer torque MRAM，STT-MRAM)為另一種類型的MRAM。相較於STT-MRAM，SOT-MRAM在速度與耐久性(endurance)上具有更優異的表現。儘管如此，SOT-MRAM在進一步降低開關能耗(switching energy)方面受到限制。
本揭露的一態樣提供一種記憶體元件，包括：磁性穿隧接面，包括自由層、參考層以及延伸於所述自由層與所述參考層之間的阻障層；以及自旋霍爾電極，接觸於所述磁性穿隧接面且經配置以將電荷電流轉換為用於寫入所述磁性穿隧接面的自旋電流，其中所述自旋霍爾電極由包括重金屬元素與過渡元素金屬的合金構成，其中所述重金屬元素為鈀或鉑，且所述過渡金屬元素為鉻或釩。
本揭露的另一態樣提供一種記憶體元件，包括：寫入電晶體與讀取電晶體，形成於基底的表層區域上；自旋霍爾電極，延伸於所述寫入電晶體與所述讀取電晶體上方，且電性連接至所述寫入電晶體的源極/汲極端點以及讀取電晶體的源極/汲極端點，其中所述自旋霍爾電極由包括第一金屬與第二金屬的合金構成，其中所述第一金屬為鉑或鈀，且所述第二金屬為鉻或釩；以及磁性穿隧接面，立於所述自旋霍爾電極上且藉由第一端點而接觸於所述自旋霍爾電極。
本揭露的又一態樣提供一種記憶體元件，包括：讀取電晶體，設置於基底的表層區域上；磁性穿隧接面，設置於所述讀取電晶體上方且藉由第一端點而耦合至所述讀取電晶體的源極/汲極端點；自旋霍爾電極，延伸於所述磁性穿隧接面上且接觸於所述磁性穿隧接面的第二端點，其中所述自旋霍爾電極由包括第一金屬元 素與第二金屬元素的合金構成，所述第一金屬元素選自於鉑與鈀組成的群組，且所述第二金屬元素選自於鉻與釩組成的群組；以及選擇器，設置於所述自旋霍爾電極上方且藉由第一端點而耦合至所述自旋霍爾電極。
10、90:記憶體陣列
100、900:單位胞元
102、102a、102b、902:磁性穿隧接面(MTJ)
104、904:自旋霍爾電極(SHE)
200:基底
202:接觸插塞
204、1002、1006:著陸墊
206、208、1000、1004、1008、1010:通孔
300、310:自由層
302:參考層
304:阻障層
306:釘扎層
308:頂蓋層
312:自由層間隔件
314:擴散阻障層
400、402、404、406、408、410、412、414、416、418:層
700:源極/汲極結構
702:閘介電層
704、706、708、716、718、1200、1202、1210、1212、1214、1216、1218、1220、1222:介電層
710:自旋霍爾材料層
712、712’、1204:多層結構
714:保護層
1012:切換層
1206:電極層
1208:電極
BD:位元線驅動電路
BE:後段製程(BEOL)結構
BL:位元線
CS:電流源電路
D1、D2:面內方向
D3:垂直方向
DT:隔離電晶體
DWL:虛設字元線
FE:前段製程(FEOL)結構
L102、W102:尺寸
M、M’、M”:磁化方向
PR1、PR2:遮罩圖案
RP:讀取電流
RT:讀取電晶體
RWL:讀取字元線
S:選擇器
S600、S602、S604、S606、S608、S610、S612、S614、S616、 S618、S620、S622、S624、S1100、S1102、S1104、S1106、S1108、S1110、S1112、S1114、S1116、S1118、S1120、S1122:步驟
SL:源極線
WD:字元線驅動電路
WP:寫入電流
WT:寫入電晶體
WWL:寫入字元線
X、Y:方向
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，圖中各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A是根據本揭露一些實施例所示例性繪示的記憶體陣列的電路圖。
圖1B繪示如圖1A所示的記憶體陣列內所選的單位胞元中的寫入路徑。
圖1C繪示如圖1A所示的記憶體陣列內所選的單位胞元中的讀取路徑。
圖2為繪示出圖1A所示的其中一單位胞元的三維示意圖。
圖3A至圖3D為根據本揭露一些實施例繪示出立於自旋霍爾電極(spin hall electrode，SHE)上的磁性穿隧接面(magnetic tunneling junction，MTJ)的剖視示意圖。
圖4A至圖4C為根據本揭露一些實施例繪示出立於SHE上的MTJ的平面示意圖。
圖5A至圖5D分別為根據本揭露一些實施例繪示出用於形成SHE的中間結構的剖視示意圖。
圖6為根據本揭露一些實施例繪示出用於製造分別示於圖2的相鄰單位胞元的方法的流程圖。
圖7A至圖7L為繪示出在圖6所示的製造流程期間的中間結構的剖視示意圖。
圖8A至圖8E為圖7F至圖7J所示的中間結構的平面示意圖。
圖9為根據本揭露的另一些實施例繪示的記憶體陣列的電路圖。
圖10為根據本揭露一些實施例繪示出圖9所示的記憶體陣列中的相鄰單位胞元的三維示意圖。
圖11為根據本揭露一些實施例繪示出用於製造圖10所示的相鄰單位胞元的方的流程圖。
圖12A至圖12L為繪示出在圖11所示的製造流程期間的中間結構的剖視示意圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及布置的具體實例以簡化本揭露。當然，這些僅為實例而非旨在進行限制。另外，本揭露可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了 簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述如圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1A是根據本揭露一些實施例所示例性繪示的記憶體陣列10的電路圖。圖1B繪示如圖1A所示的記憶體陣列10內所選的單位胞元100中的寫入路徑。圖1C繪示如圖1A所示的記憶體陣列10內所選的單位胞元100中的讀取路徑。
請參照圖1A，記憶體陣列10為磁性隨機存取記憶體(magnetic random access memory，MRAM)陣列。記憶體陣列10包括沿著多數行與多數列排列的多個單位胞元100。各列的單位胞元100可沿著方向X排列，而各行的單位胞元100可沿著方向Y排列。在一些實施例中，各行的單位胞元100耦合至一對的寫入字元線WWL與讀取字元線RWL，且各列的單位胞元100耦合至位元線BL以及一對源極線SL。在此些實施例中，各單位胞元100可定義於一寫入字元線WWL與一讀取字元線RWL之間，以及一 位元線BL與兩源極線SL之間。此外，寫入字元線WWL與讀取字元線RWL可沿方向Y延伸，且位元線BL以及源極線SL可沿方向X延伸。
各單位胞元100包括磁性穿隧接面(magnetic tunneling junction，MTJ)102，其作為儲存單元。MTJ 102內的鐵磁層的磁化方向可決定MTJ 102的電阻。在磁化方向處於平行態時，MTJ 102可具有低電阻態。在磁化方向處於反平行態時，MTJ 102可具有高電阻態。藉由改變MTJ 102的磁化方向，MTJ 102可被寫入以具有互補的邏輯狀態(例如是指示高電阻態的高邏輯態以及指示低電阻態的低邏輯態)。再者，根據本揭露的一些實施例，MTJ 102經配置以利用自旋霍爾效應(spin Hall effect)而被寫入，且記憶體陣列10可被稱為自旋軌道矩MRAM(spin orbit torque MRAM，SOT-MRAM)陣列。自旋霍爾電極(spin Hall electrode，SHE)104(或稱為自旋軌道矩(spin orbit torque(SOT)層)設置於各MTJ 102下方。在寫入操作期間，通過SHE 104的面內電荷電流(in-plane charge current)可經由自旋霍爾效應而轉化為垂直自旋電流(perpendicular spin current)。垂直自旋電流接著流至MTJ 102的鐵磁層中，且藉由自旋軌道矩而切換此鐵磁層的磁化方向。如此一來，MTJ 102的磁化方向可被改變(此代表MTJ 102的電阻改變)，且位元資料可被寫入MTJ 102。在讀取期間，可感測MTJ 102的電阻態，而可讀取儲存在MTJ 102內的位元資料。
寫入操作的效能(energy efficiency)與SHE 104的自旋 霍爾電導率(spin Hall conductivity)有很大的關係。SHE 104具有越高的自旋霍爾電導率時，需要較少的功率以執行寫入操作。自旋霍爾電導率定義為SHE 104的自旋霍爾角度(spin Hall angle)相對於SHE 104的電阻率(electrical resistivity)的比值。SHE 104的自旋霍爾角度指示由所提供的橫越SHE 104的面內電荷電流而基於自旋霍爾效應轉換而得到垂直自旋電流的轉換效能，且此轉換效能定義為垂直自旋電流相對於對應的面內電荷電流的比值。換言之，較大的自旋霍爾角度代表能夠更有效率地將面內電荷電流轉換為垂直自旋電流，且代表更高的自旋霍爾電導率。另一方面，SHE 104的電阻率影響面內電荷電流的分流比(shunting ratio)。分流比定義為SHE 104的片電阻(sheet resistance)相對於MTJ 102的自由層的片電阻的比值。SHE 104的電阻率相對較高時，較大部分的面內電荷電流可通過立於SHE 104上的MTJ 102的低阻值路徑，且面內電荷電流的此部分可能不會貢獻到垂直自旋電流的產生。如此一來，降低由面內電荷電流至垂直自旋電流的轉換效能。另一方面，SHE 104的電阻率相對較低時，面內電荷電流的分流比較小，而可提高由面內電荷電流至垂直自旋電流的轉換效能。因此，為了提昇SHE 104的自旋霍爾電導率，需提高SHE 104的自旋霍爾角度，及/或降低SHE 104的電阻率。
根據本揭露的實施例，SHE 104由包括至少一重金屬元素以及至少一輕過渡金屬元素的金屬合金構成，且相較於其他用於形成SHE的材料而展現出優越的自旋霍爾電導率。重金屬元素 可為具有佔據5d軌域的價電子的金屬元素，或稱為5d金屬元素。舉例而言，所述至少一重金屬元素可包括鉑(Pt)、鈀(Pd)或其組合。另一方面，輕過渡金屬元素可為具有部分填滿3d軌域的價電子的過渡元素金屬。舉例而言，所述至少一輕過渡元素金屬可包括鈧(Sc)、鈦(Ti)、釩(V)、鉻(Cr)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)或其組合。SHE 104的此優越自旋霍爾電導率104可例如是來自於重金屬元素擁有5d軌域電子帶，其可帶來強的自旋軌道耦合(spin-orbit coupling)而導致磁場有效地分離向上自旋(spin-up)電流以及向下自旋(spin-down)電流。此外，輕過渡金屬元素的3d電子可貢獻為電子散射中心(electron scattering center)，其可導致更大的自旋霍爾角度。然而，仍可有其他方式解釋SHE 104的優越自旋霍爾電導率，本揭露並不以上述的解釋方式為限。舉例而言，作為另一種解釋，此金屬合金具有優越的自旋霍爾電導率是因為3d軌域與5d軌域的混成效應(hybridization)可減少自旋記憶喪失(spin memory loss)以及自旋電流回流，其中自旋記憶喪失又可稱為自旋極化的降低。
作為實例，SHE 104可由鉑-鉻合金構成，且所述鉑-鉻合金可表示為PtxCr1-x。鉑-鉻合金的自旋霍爾角度隨著鉑-鉻合金中鉻含量的增加(等同於降低鉑-鉻合金中的鉑含量)而提高。此外，鉑-鉻合金的電阻率隨著鉑-鉻合金中鉑含量的增加(等同於降低鉑-鉻合金中的鉻含量)而降低。PtxCr1-x中“x”的最佳範圍可為約0.5至約0.8。假如“x”低於約0.5，則鉑-鉻合金的電阻率可能顯著地提 高。另一方面，假如“x”高於約0.8，則鉑-鉻合金的自旋霍爾角度可受到限制。具有最佳“x”範圍的鉑-鉻合金的自旋霍爾角度可大於或等於0.1，例如是在0.1至1.1的範圍中。此外，具有最佳“x”範圍的鉑-鉻合金的電阻率可小於或等於600μΩ．cm，例如是在30μΩ．cm至600μΩ．cm的範圍中。如此一來，具有最佳“x”範圍的鉑-鉻合金的自旋霍爾電導率可大於或等於3×105
Figure 111100035-A0305-02-0012-1
Ω-1．m-1，例 如是在3×105
Figure 111100035-A0305-02-0012-2
Ω-1．m-1至10×105
Figure 111100035-A0305-02-0012-3
Ω-1．m-1的範圍中。基於此優越的自旋霍爾電導率，可顯著地降低用於切換MTJ 102的磁化方向的所需面內電荷電流。舉例而言，包括以具有最佳“x”範圍的鉑-鉻合金所形成的SHE 104的單位胞元100所需的面內電荷電流可在1×106A．cm-2至30×106A．cm-2的範圍中。基於僅需如此低的面內電荷電流，包括以具有最佳“x”範圍的鉑-鉻合金所形成的SHE 104的單位胞元100需要較少的能量來切換MTJ 102的磁化方向(或稱為切換能(switching energy))。舉例而言，包括以具有最佳“x”範圍的鉑-鉻合金所形成的SHE 104的單位胞元100所需的切換能可在0.1 fj至1 fj的範圍中。再者，基於具有最佳“x”範圍的鉑-鉻合金的低電阻率，可有效地降低包括以具有最佳“x”範圍的鉑-鉻合金所形成的SHE 104的單位胞元100的分流比。舉例而言，包括以具有最佳“x”範圍的鉑-鉻合金所形成的SHE 104的單位胞元100的分流比可在0.1至0.9的範圍中。
作為另一實例，SHE 104可由鉑-釩合金構成，且所述鉑-釩合金可表示為PtyV1-y。相似地，鉑-釩合金的自旋霍爾角度隨著 鉑-釩合金中釩含量的增加(等同於降低鉑-釩合金中的鉑含量)而提高。此外，鉑-釩合金的電阻率隨著鉑-釩合金中鉑含量的增加(等同於降低鉑-釩合金中的釩含量)而降低。PtyV1-y中“y”的最佳範圍可為約0.7至約0.9。假如“y”低於約0.7，則鉑-釩合金的電阻率可能顯著地提高。另一方面，假如“y”高於約0.9，則鉑-釩合金的自旋霍爾角度可受到限制。具有最佳“y”範圍的鉑-釩合金的自旋霍爾角度可大於或等於0.1，例如是在0.1至0.8的範圍中。此外，具有最佳“y”範圍的鉑-釩合金的電阻率可小於或等於135μΩ．cm，例如是在30μΩ．cm至135μΩ．cm的範圍中。如此一來，具有最佳“y”範圍的鉑-釩合金的自旋霍爾電導率可大於或等於3×105
Figure 111100035-A0305-02-0013-4
Ω-1． m-1，例如是在3×105
Figure 111100035-A0305-02-0013-5
Ω-1．m-1至10×105
Figure 111100035-A0305-02-0013-6
Ω-1．m-1的範圍中。基於此優越的自旋霍爾電導率，包括以具有最佳“y”範圍的鉑-釩合金所形成的SHE 104的單位胞元100所需的面內電荷電流可在1×106A．cm-2至30×106A．cm-2的範圍中。基於僅需如此低的面內電荷電流，包括以具有最佳“y”範圍的鉑-釩合金所形成的SHE 104的單位胞元100所需的切換能可在0.1 fj至1 fj的範圍中。再者，基於具有最佳“y”範圍的鉑-釩合金的低電阻率，包括以具有最佳“y”範圍的鉑-釩合金所形成的SHE 104的單位胞元100的分流比可在0.04至0.18的範圍中。
再者，本揭露的範疇可更包括其他重金屬元素與輕過渡金屬元素(例如是鈧(Sc)、鈦(Ti)、釩(V)、鉻(Cr)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn))的組合。本揭 露並不限於以上所描述的兩個實例。此外，在一些實施例中，SHE 104的厚度在約0.5nm至約10nm的範圍中。SHE 104的自旋霍爾角度可隨著SHE 104的厚度增加而增加，且可在SHE 104的厚度提高至大於或等於0.5nm之後才飽和。因此，假如SHE 104的厚度低於約0.5nm，SHE 104的自旋霍爾角度受到限制(還有提高的空間)。另一方面，假如SHE 104的厚度大於約10nm，寫入操作需要更高的電荷電流，因此將提高寫入操作的能耗。
如圖1A所示，在一些實施例中，各單位胞元100更包括寫入電晶體WT以及讀取電晶體RT。各單位胞元100中的寫入電晶體WT與讀取電晶體RT耦合至SHE 104。特別來說，寫入電晶體WT與讀取電晶體RT可耦合至SHE 104的位於MTJ 102的相對側的兩部分，以使得MTJ 102可立於在寫入電晶體WT與讀取電晶體RT之間的寫入電流路徑(也就是如上所述的面內電荷電流路徑)上。如此一來，可藉由此寫入電流來對MTJ 102進行寫入。寫入電晶體WT與讀取電晶體RT可分別為三端點元件。各寫入電晶體WT的閘極端點可耦合至一寫入字元線WWL，且各讀取電晶體RT的閘極端點可耦合至一讀取字元線RWL。此外，各單位胞元100中的寫入電晶體WT與讀取電晶體RT分別經由源極/汲極端點而耦合至SHE 104，且分別經由另一源極/汲極端點而耦合至一源極線SL。在一些實施例中，各單位胞元100中的寫入電晶體WT與讀取電晶體RT耦合至兩條源極線SL。再者，各MTJ 102的一端點耦合至下方的SHE 104，且各MTJ 102的另一端點耦合至 一位元線BL。
字元線驅動電路WD可耦合至寫入字元線WWL以及讀取字元線RWL，且經配置以藉由寫入字元線WWL與讀取字元線RWL來控制寫入電晶體WT與讀取電晶體RT的開關。此外，電流源電路CS可耦合至源極線SL。電流源電路CS經配置以提供用於寫入MTJ 102的寫入電流(亦即上述的面內電荷電流)以及用於感測MTJ 102的電阻態的讀取電流，且可連接於字元線驅動電路WD。再者，位元線驅動電路BD可耦合至位元線BL，且經配置以感測流經MTJ 102的讀取電流，以辨識MTJ 102的電阻態。
請參照圖1A與圖1B，在寫入期間，開啟經選擇的單位胞元100的寫入電晶體WT與讀取電晶體RT兩者，寫入電流WP(亦即如上所述的面內電荷電流)可流過寫入電晶體WT、讀取電晶體RT以及位於寫入電晶體WT與讀取電晶體RT之間的SHE 104。基於自旋軌道交互作用，流過SHE 104的寫入電流WP可對MTJ 102產生自旋軌道矩，且因此可對MTJ 102進行寫入。藉由設定對應的寫入字元線WWL與讀取字元線RWL而開啟寫入電晶體WT與讀取電晶體RT，且藉由使對應的兩源極線SL具有電壓差而提供寫入電流WP。另一方面，位元線BL可為電性浮置。
請參照圖1A與圖1C，在讀取期間，開啟經選擇的單位胞元100的讀取電晶體RT，且使此單位胞元100內的寫入電晶體WT保持在關閉狀態。在耦合至讀取電晶體RT的位元線BL與源極線SL之間設置電壓差，以使讀取電流RP可流過連接於讀取電 晶體RT與位元線BL之間的MTJ 102。基於自旋軌道耦合效應，MTJ 102的不同磁化方向(亦即平行態與反平行態)可導致行經MTJ 102的傳導電子的散射量改變。此改變導致MTJ 102具有不同的電阻，且可影響讀取電流RP的值或MTJ 102的跨壓值。因此，可讀取儲存在MTJ 102的位元資料(亦即電阻態)。另一方面，耦合至寫入電晶體WT的源極線SL可為電性浮置。
圖2為繪示出圖1A所示的其中一單位胞元100的三維示意圖。
請參照圖2，單位胞元100內的寫入電晶體WT與讀取電晶體RT形成在元件晶圓的前段製程(front-end-of-line，FEOL)結構FE中。寫入電晶體WT的閘極端點可由延伸於半導體基底200上的寫入字元線WWL提供。相似地，讀取電晶體RT的閘極端點可由延伸於半導體基底200上的讀取字元線RWL提供。寫入字元線WWL與讀取字元線RWL可在側向上彼此間隔開，且均可沿著方向Y延伸。寫入電晶體WT的源極和汲極端點(未繪示)位於寫入字元線WWL的相對兩側，且讀取電晶體RT的源極和汲極端點(未繪示)位於讀取字元線RWL的相對兩側。在寫入電晶體WT與讀取電晶體RT為平面型電晶體的實施例中，寫入字元線WWL與讀取字元線RWL分別延伸於半導體基底200的平坦表面上，且寫入電晶體WT與讀取電晶體RT的源極和汲極端點可為形成於半導體基底200的淺層區中的摻雜區或磊晶結構(未繪示)。在寫入電晶體WT與讀取電晶體RT為鰭式電晶體的實施例中，寫 入字元線WWL與讀取字元線RWL分別覆蓋且交錯於半導體基底200的頂部的鰭狀結構，且寫入電晶體WT與讀取電晶體RT的源極和汲極端點可為接觸於(例如是側向接觸)鰭狀結構的磊晶結構(未繪示)。在寫入電晶體WT與讀取電晶體RT為閘極全環繞(gate-all-around，GAA)電晶體的實施例中，設置於半導體基底200上的半導體片的堆疊分別被寫入字元線WWL或讀取字元線RWL包繞，且寫入電晶體WT與讀取電晶體RT的源極和汲極端點可為接觸於(例如是側向接觸)半導體片的堆疊的磊晶結構(未繪示)。另外，接觸插塞202可立於寫入電晶體WT與讀取電晶體RT的源極和汲極端點上。接觸插塞202電性連接於此些源極和汲極端點，以將此些源極和汲極端點連接至上方的導電構件。
在一些實施例中，虛設字元線DWL延伸於寫入字元線WWL與讀取字元線RWL之間。虛設字元線DWL、寫入字元線WWL與讀取字元線RWL可沿著相同方向(例如是方向Y)延伸。藉由設置虛設字元線DWL，可在寫入電晶體WT與讀取電晶體RT之間形成寄生電晶體。寄生電晶體可在結構上相同於寫入電晶體WT與讀取電晶體RT。寄生電晶體的閘極端點可由虛設字元線DWL提供。寫入電晶體WT與讀取電晶體RT分別與寄生電晶體共用一源極/汲極端點。在一些實施例中，虛設字元線DWL經配置以接收可確保寄生電晶體維持在關閉狀態的閘極電壓，因此可有效地避免寫入電晶體WT與讀取電晶體RT之間的干擾。如此一來，包括虛設字元線DWL的寄生電晶體也可稱作隔離電晶體DT。
源極線SL、SHE 104、MTJ 102與位元線BL可整合於形成在FEOL結構FE上的後段製程(back-end-of-line，BEOL)結構BE中。在一些實施例中，耦合至寫入電晶體WT與讀取電晶體RT的源極線SL為BEOL結構BE中的底部金屬化層的一些部分，且可沿方向X延伸。源極線SL經由接觸插塞202而連接至寫入電晶體WT與讀取電晶體RT的一些源極/汲極端點。在一些實施例中，寫入電晶體WT與讀取電晶體RT的其他源極/汲極端點經由接觸插塞202而連接至亦形成於BEOL結構的底部金屬化層中的著陸墊204。另外，SHE 104與MTJ 102可形成於底部金屬化層上。SHE 104可經由底部通孔206而電性連接至底部金屬化層的著陸墊204。換言之，SHE 104可經由下方的底部通孔206、著陸墊206以及接觸插塞202而耦合至寫入電晶體WT與讀取電晶體RT的源極或汲極端點。MTJ 102位於SHE 104上，且可位於底部通孔206之間，以立於底部通孔206之間的寫入電流路徑上。再者，位元線BL可形成於在MTJ 102上方的另一金屬化層中，且可沿方向X延伸。在一些實施例中，位元線BL經由頂部通孔208而電性連接至MTJ 102。
圖3A至圖3D為根據本揭露一些實施例繪示出立於SHE上的MTJ的剖視示意圖。
請參照圖3A，立於SHE 104上的MTJ 102可為多層結構，且至少包括自由層300、參考層302以及夾在自由層300與參 考層302之間的阻障層304。在一些實施例中，自由層300與參考層302分別包括至少一鐵磁層，而阻障層304包括至少一絕緣層。參考層302的磁化方向受到釘扎，而自由層300的磁化方向可藉由如上所述的自旋霍爾效應而被改變。自由層300與參考層302的磁化方向為平行態時，MTJ 102為低電阻態。另一方面，自由層300與參考層302的磁化方向為反平行態時，MTJ 102為高電阻態。此外，絕緣的阻障層304將自由層300與參考層302相互隔離，但具有足夠薄的厚度以使讀取電流能穿隧過阻障層304。在一些實施例中，自由層300由鈷-鐵-硼(CoFeB)合金、鈷-鈀(CoPd)合金、鈷-鐵(CoFe)合金、鈷-鐵-硼-鎢(CoFeBW)合金、鎳-鐵(NiFe)合金、釘、其類似者或其組合而構成。在一些實施例中，參考層302由鈷-鐵-硼(CoFeB)合金構成。再者，在一些實施例中，阻障層304由氧化鎂、氧化鋁、氮化鋁、其類似者或其組合構成。然而，所屬領域中具有通常知識者可依據設計與製程需求而選擇用於自由層300、參考層302與阻障層304的其他適合材料，本揭露並不以此為限。
在一些實施例中，MTJ 102更包括釘扎層306。釘扎層306可設置於參考層302上，且經配置以藉由與參考層302之間的交換耦合(exchange coupling)而釘扎參考層302的磁化方向。在一些實施例中，釘扎層306由反鐵磁材料構成。舉例而言，反鐵磁材料可包括銥錳(IrMn)、鉑錳(PtMn)或鎳錳(NixMn1-x，其中x大於0.1且小於0.5)。再者，在一些實施例中，合成反鐵磁(synthetic antiferromagnets，SAF)結構(未繪示)更設置於參考層302上。在此些實施例中，SAF結構可位於釘扎層306與參考層302之間。SAF結構可加強參考層302的磁化方向的釘扎，且可包括由非磁性間隔層分開的反鐵磁層。舉例而言，反鐵磁層可分別包括鈷/鉑(Co/Pt)多層結構、鈷/鈀(Co/Pd)多層結構或其類似者，而間隔層例如是釕層。在替代實施例中，MTJ 102包括用於釘扎參考層302的磁化方向的SAF結構，而省略釘扎層306。
再者，在一些實施例中，MTJ 102更包括頂蓋層308，作為MTJ 102的最外層(例如是最頂層)。在參考層302被釘扎層306覆蓋的實施例中，頂蓋層308可設置於釘扎層306上。頂蓋層308可保護下方的材料層以防止蝕刻及/或氧化製程所帶來的傷害。根據一些實施例，頂蓋層308由導體材料構成，例如是鉭、氮化鉭、鈦、氮化鈦、其類似者或其組合。在替代實施例中，頂蓋層308由絕緣材料構成。此絕緣材料可為實質上無氧(oxygen-free)的材料，例如是包括氮化矽。
請參照圖3B，MTJ 102a相似於參照圖3A所描述的MTJ 102，惟MTJ 102a更包括額外自由層310與自由層間隔件312。額外自由層310可設置於自由層300與阻障層304之間，且自由層間隔件312延伸於自由層300與額外自由層310之間。自由層300與額外自由層310的磁化方向可為互鎖(interlocked)。換言之，自由層300的磁化方向可對齊於額外自由層310的磁化方向，且自由層300與額外自由層310的磁化方向可同時被改變。如此一 來，在寫入操作期間可同時對自由層300與額外自由層310進行寫入。再者，基於自由層300、310的磁化方向互鎖，在MTJ 102a未被選定以進行寫入時自由層300、310的磁化方向可較不易被意外地翻轉。因此，MTJ 102a可具有較佳的資料保存(data retention)能力。相似於自由層300，額外自由層310可包括至少一鐵磁層。用於形成額外自由層310的鐵磁材料可等同或不同於形成自由層300的鐵磁材料，本揭露並不以此為限。此外，自由層間隔件312可由非磁性導體材料構成。舉例而言，非磁性導體材料可包括鎢、釕、其類似者或其組合。另外，自由層間隔件312可形成為具有相似於或等同於上方自由層(例如是額外自由層310)的結晶相(例如是體心立方(body-centered cubic，BCC)相)的結晶相，以為上方自由層提供較佳的成長模板。如此一來，上方的自由層可具有較佳的結晶度。
請參照圖3C，MTJ 102b包括位於自由層300與阻障層304之間的兩對額外自由層310與自由層間隔件312。兩對的額外自由層310與自由層間隔件312可堆疊於自由層300上，且被阻障層304所覆蓋。如上所述，藉由設置額外自由層310與自由層間隔件312，MTJ 102可具有更加改進的資料保存能力。
請參照圖3D，在一些實施例中，擴散阻障層314設置於SHE 104與MTJ之間，其中此MTJ可為參照圖3A所述的MTJ 102、參照圖3B所描述的MTJ 102a或參照圖3C所描述的MTJ 102b。擴散阻障層314可經配置以阻擋自由層300與SHE 104之 間的交互擴散，且可由非磁性導體材料(例如是鉬(Mo))構成。
圖4A至圖4C為根據本揭露一些實施例繪示出立於SHE上的MTJ的平面示意圖。
請參照圖4A，在一些實施例中，MTJ 102的長軸實質上對齊於或實質上平行於SHE 104的長軸，其中寫入路徑沿SHE 104的長軸定向。在此些實施例中，MTJ 102中的自由層300(如參照圖3A所描述)的磁化方向M亦可實質上對齊於或實質上平行於SHE 104的長軸。如圖4A所示，作為一實例，SHE 104的長軸以及在底部通孔206之間且沿此長軸定向的寫入路徑沿著面內方向D1定向，且MTJ 102的長軸以及MTJ 102中的自由層300的磁化方向M亦沿著面內方向D1定向。MTJ 102的沿面內方向D1的尺寸L102相對於MTJ 102的沿垂直於面內方向D1的另一面內方向D2的尺寸W102的比值可例如是在約1.5至約5的範圍中。
請參照圖4B，在一些實施例中，MTJ 102的長軸交錯於(例如是垂直於)SHE 104的長軸，其中寫入路徑沿SHE 104的長軸定向。在此些實施例中，MTJ 102中的自由層300的磁化方向M’(實質上對齊於MTJ 102的長軸)亦交錯於(例如是垂直於)SHE 104的長軸。如圖4B所示，作為一實例，SHE 104的長軸以及在底部通孔206之間且沿此長軸定向的寫入路徑沿著面內方向D1定向，而MTJ 102的長軸以及MTJ 102中的自由層300的磁化方向M’則沿著面內方向D2定向。MTJ 102的沿面內方向D2的尺寸W102相對於MTJ 102的沿面內方向D1的尺寸L102的比值可例 如是在約1.5至約5的範圍中。
請參照圖4C，在一些實施例中，MTJ 102形成為實質上對稱的形狀。在此些實施例中，MTJ 102中的自由層300的磁化方向M”可沿實質上垂直於SHE 104的接觸於MTJ 102的表面的垂直方向D3定向。此外，MTJ 102的沿面內方向D1的尺寸L102相對於MTJ 102的沿面內方向D2的尺寸W102的比值可接近或等同於1。
需注意的是，以上是藉由MTJ 102作為範例來說明SHE 104與立於SHE 104上的MTJ的各種配置。參照圖3B所描述的SHE 104與MTJ 102a亦可具有如圖4A至圖4C所示的各種變化。相似地，參照圖3C所描述的SHE 104與MTJ 102b亦可具有如圖4A至圖4C所示的各種變化。
圖5A至圖5D分別為根據本揭露一些實施例繪示出用於形成SHE 104的中間結構的剖視示意圖。
請參照圖5A，在一些實施例中，用於形成SHE 104的方法包括使用共濺鍍(co-sputtering)製程沈積層400。沈積所得的層400包含具有重金屬元素與輕過渡金屬元素的合金。在共濺鍍製程期間，使用包括重金屬元素的濺鍍靶以及包括輕過渡金屬元素的另一濺鍍靶。例如是藉由調整對應於各濺鍍靶的功率，可改變沈積所得的層400的成分(例如是鉑/鉻(Pt/Cr)比例、鉑/釩(Pt/V)比例等)。可對沈積所得的層400進行例如是退火製程的熱處理， 以形成SHE 104。在一些實施例中，熱處理的製程溫度在250℃至450℃的範圍中，且熱處理的製程時間在10分鐘至60分鐘的範圍中。
請參照圖5B，在一些實施例中，用於形成SHE 104的方法包括第一濺鍍製程與第二濺鍍製程。藉由第一濺鍍製程而形成第一層402，且藉由第二濺鍍製程而在第一層402上形成第二層404。第一層402以及在第一濺鍍製程中使用的濺鍍靶可包括重金屬元素，而第二層404以及在第二濺鍍製程中使用的濺鍍靶可包括輕過渡元素金屬。作為替代地，第一層402以及在第一濺鍍製程中使用的濺鍍靶可包括輕過渡元素金屬，而第二層404以及在第二濺鍍製程中使用的濺鍍靶可包括重金屬元素。在沈積第一層402與第二層404之後，可對第一層402與第二層404進行熱處理(例如是退火製程)，以使得在第一層402與第二層404中的重金屬元素與輕過渡金屬元素可交互擴散而形成SHE 104。在一些實施例中，熱處理的製程溫度在250℃至450℃的範圍中，且熱處理的製程時間在10分鐘至60分鐘的範圍中。再者，可調整第一層402的厚度對於第二層404的厚度的比值以改變SHE 104的成分(例如是鉑/鉻(Pt/Cr)比例、鉑/釩(Pt/V)比例等)。本揭露並不以第一層402與第二層404的厚度為限。
請參照圖5C，在一些實施例中，進行三個濺鍍製程以形成SHE 104。藉由第一濺鍍製程形成第一層406；藉由第二濺鍍製程以在第一層406上形成第二層408；以及藉由第三濺鍍製程以在 第二層408上形成第三層410。第一層406、第三層410以及在第一與第三濺鍍製程中使用的濺鍍靶可包括重金屬元素，而第二層408以及在第二濺鍍製程中使用的濺鍍靶可包括輕過渡金屬元素。作為替代地，第一層408、第二層408與第三層410中的每一者以及對應的濺鍍製程所使用的濺鍍靶可包括重金屬元素或輕過渡金屬元素，只要第一層406、第二層408與第三層410中的至少一者由重金屬元素構成，且至少另一者由輕過渡金屬元素構成。在形成包括第一層406、第二層408與第三層410的堆疊結構之後，可對此堆疊結構進行熱處理(例如是退火製程)，以使得第一層406、第二層408與第三層410中的重金屬元素與輕過渡金屬元素可交互擴散而形成SHE 104。在一些實施例中，熱處理的製程溫度在250℃至450℃的範圍中，且熱處理的製程時間在10分鐘至60分鐘的範圍中。再者，可調整第一層406、第二層408與第三層410中的每一者的厚度以改變SHE 104的成分(例如是鉑/鉻(Pt/Cr)比例、鉑/釩(Pt/V)比例等)。本揭露並不以第一層406、第二層408與第三層410中的每一者的厚度為限。
請參照圖5D，在一些實施例中，進行四個濺鍍製程以形成SHE 104。藉由第一濺鍍製程形成第一層412；藉由第二濺鍍製程以在第一層412上形成第二層414；藉由第三濺鍍製程以在第二層414上形成第三層416；以及藉由第四濺鍍製程以在第三層416上形成第四層418。第一層412、第三層416以及在第一與第三濺鍍製程中使用的濺鍍靶可包括重金屬元素，而第二層414、第四層 418以及在第二與第四濺鍍製程中使用的濺鍍靶可包括輕過渡金屬元素。作為替代地，第一層412、第二層414、第三層416與第四層418中的每一者以及對應的濺鍍製程所使用的濺鍍靶可包括重金屬元素或輕過渡金屬元素，只要第一層412、第二層414、第三層416與第四層418中的至少一者由重金屬元素構成，且至少另一者由輕過渡金屬元素構成。在形成包括第一層412、第二層414、第三層416與第四層418的堆疊結構之後，可對此堆疊結構進行熱處理(例如是退火製程)，以使得第一層412、第二層414、第三層416與第四層418中的重金屬元素與輕過渡金屬元素可交互擴散而形成SHE 104。在一些實施例中，熱處理的製程溫度在250℃至450℃的範圍中，且熱處理的製程時間在10分鐘至60分鐘的範圍中。再者，可調整第一層412、第二層414、第三層416與第四層418中的每一者的厚度以改變SHE 104的成分(例如是鉑/鉻(Pt/Cr)比例、鉑/釩(Pt/V)比例等)。本揭露並不以第一層412、第二層414、第三層416與第四層418中的每一者的厚度為限。
作為替代地，可形成更多將交互擴散而形成SHE 104的初始層。重金屬元素/輕過渡金屬元素的濃度梯度可隨用於形成SHE 104的初始層的數量、各初始層的厚度及/或熱處理的製程溫度/時間而改變，本揭露並不以此為限。再者，如上所述的共濺鍍製程或各濺鍍製程可在室溫下執行。作為替代地，共濺鍍製程或各濺鍍製程可在升溫的情況下進行。
圖6為根據本揭露一些實施例繪示出用於製造分別示於圖2的相鄰單位胞元100的方法的流程圖。圖7A至圖7L為繪示出在圖6所示的製造流程期間的中間結構的剖視示意圖。特別來說，圖7F至圖7J為繪示出用於形成一單位胞元100內的SHE 104與MTJ 102的中間結構的放大示意圖。圖8A至圖8G為圖7A至圖7J所示的中間結構的平面示意圖。
請參照圖6與圖7A，進行步驟S600，以在基底200的表層區域上形成寫入電晶體WT與讀取電晶體RT。如參照圖1A與圖2所說明，各單位胞元100可包括一寫入電晶體WT與一讀取電晶體RT。在此些電晶體為平面型電晶體的實施例中，寫入電晶體WT包括形成在基底200的平坦表面上的寫入字元線WWL，以及形成在基底200的表層區域中的源極/汲極結構700。相似地，讀取電晶體RT包括形成在基底200的平坦表面上的讀取字元線RWL，以及形成在基底200的表層區域中的源極/汲極結構700。寫入字元線WWL與讀取字元線RWL分別藉由閘介電層702而與基底200分隔。在一些實施例中，隔離電晶體DT隨著寫入電晶體WT與讀取電晶體RT而形成。在此些實施例中，虛設字元線DWL分別形成於一寫入電晶體WT與相鄰的讀取電晶體RT之間，且分別經由閘介電層702而與基底200分隔。
需注意的是，此處將寫入電晶體WT、讀取電晶體RT與隔離電晶體DT描述為平面型電晶體。然而，如參照圖2所描述，寫入電晶體WT、讀取電晶體RT以及隔離電晶體DT可作為替代 地形成為鰭式電晶體或閘極全環繞電晶體，且寫入電晶體WT、讀取電晶體RT與隔離電晶體DT的構件在結構上可隨之改變。
請參照圖6與圖7B，進行步驟S602，以在目前結構上形成介電層704與接觸插塞202。介電層704可覆蓋寫入電晶體WT、讀取電晶體RT與隔離電晶體DT。接觸插塞202可貫穿介電層704，以建立與源極/汲極結構700之間的電性連接。在一些實施例中，以鑲嵌製程(例如是單鑲嵌製程)形成介電層704與接觸插塞202。
請參照圖6與圖7C，進行步驟S604，以在介電層704上形成介電層706、源極線SL與著陸墊204。介電層706可側向環繞源極線SL與著陸墊204，且源極線SL與著陸墊204交疊於且電性連接於接觸插塞202。一對的源極線SL與著陸墊204經由下方的接觸插塞202而連接至各寫入電晶體WT的源極/汲極結構700。相似地，一對的源極線SL與著陸墊204經由下方的接觸插塞202而連接至各讀取電晶體RT的源極/汲極結構700。在一些實施例中，用於形成介電層706、源極線SL與著陸墊204的方法包括鑲嵌製程。
請參照圖6與圖7D，進行步驟S606，以在介電層706上形成介電層708與底部通孔206。底部通孔206可貫穿介電層708，以建立與著陸墊204之間的電性連接。如此一來，各寫入電晶體WT的一源極/汲極結構700連接至一源極線SL，而各寫入電晶體WT的另一源極/汲極結構700經由上方的接觸插塞202與著陸墊 204而連接至底部通孔206。相似地，各讀取電晶體RT的一源極/汲極結構700連接至一源極線SL，而各讀取電晶體RT的另一源極/汲極結構700經由上方的接觸插塞202與著陸墊204而連接至底部通孔206。在一些實施例中，用於形成介電層708與底部通孔206的方法包括鑲嵌製程(例如是單鑲嵌製程)。
請參照圖6與圖7E，進行步驟S608，以在介電層708上全面地形成自旋霍爾材料層710。自旋霍爾材料層710將被圖案化而形成參照圖1A與圖2所說明的SHE 104，且由具有重金屬元素與輕過渡金屬元素的合金構成。如參照圖5A至圖5D所說明，用於形成自旋霍爾材料層710的方法可包括單一共濺鍍製程或多個濺鍍製程，且可包括隨後的熱處理。
隨後，進行步驟S610，以在自旋霍爾材料層710上形成多層結構712。多層結構712將被圖案化而形成參照圖1A與圖2所說明的MTJ 102。在一些實施例中，用於形成多層結構712的方法包括多個沈積製程，例如是濺鍍製程、共濺鍍製程或其組合。
此外，在形成多層結構712之前可選擇性地在自旋霍爾材料層710上形成阻障材料層(未繪示)，且可在圖案化多層結構712期間圖案化此阻障材料層以形成參照圖3D所描述的擴散阻障層314。在一些實施例中，用於形成阻障材料層的方法包括濺鍍製程或共濺鍍製程。
需注意的是，以上是藉由MTJ 102與多層結構712作為範例來根據一些實施例說明用於形成單位胞元100的製造流程。 在單位胞元100使用參照圖3B所描述的MTJ 102a或參照圖3C所描述的MTJ 102b的替代實施例中，於目前步驟中則在自旋霍爾材料層710上形成對應的多層結構(而非所繪示的多層結構712)。
請參照圖6、圖7F與圖8A，進行步驟S612，以在多層結構712上形成遮罩圖案PR1。遮罩圖案PR1可具有分離的部分。遮罩圖案PR1的各部分經配置以定義隨後形成的SHE 104的輪廓，且交疊於各單位胞元100中的一對底部通孔206。在一些實施例中，遮罩圖案PR1為光阻圖案，且可由微影製程形成遮罩圖案PR1。
請參照圖6、圖7G與圖8B，進行步驟S614，以使用遮罩圖案PR1而圖案化自旋霍爾材料層710與多層結構712。自旋霍爾材料層710被圖案化而形成SHE 104。此外，形成經圖案化的多層結構712’，且此多層結構712’將被進一步圖案化而形成MTJ 102。在目前步驟中，經圖案化的多層結構712’的輪廓實質上對齊於SHE 104的輪廓，且將在後續圖案化製程期間側向內縮。可藉由一或多個蝕刻製程(例如是非等向性蝕刻製程)來實施目前的圖案化製程。遮罩圖案PR1可在蝕刻製程期間作為遮罩。此外，可在蝕刻製程之後藉由例如是剝除(stripping)製程或灰化(ashing)製程來移除遮罩圖案PR1。
請參照圖6、圖7H與圖8C，進行步驟S616，以在經圖案化的多層結構712’上形成遮罩圖案PR2。遮罩圖案PR2可具有分離的部分。遮罩圖案PR2的各部分經配置以定義隨後形成的MTJ 102的輪廓，且位於各單位胞元100中的一對底部通孔206之 間。在一些實施例中，遮罩圖案PR2為光阻圖案，且可由微影製程形成遮罩圖案PR2。
請參照圖6、圖7I與圖8D，進行步驟S618，以將多層結構712’進一步圖案化為MTJ 102。隨著MTJ 102的微縮化(down scaling)，MTJ 102的輪廓可能不全然地交疊於遮罩圖案PR2的輪廓。舉例而言，遮罩圖案PR2可具有矩形輪廓，而MTJ 102可具有相對於遮罩圖按PR2的矩形輪廓側向內縮的橢圓輪廓。可使用一或多個蝕刻製程(例如是非等向性蝕刻製程)來進行目前的圖案化製程。在蝕刻製程期間，遮罩圖案PR2可作為遮罩。再者，可在蝕刻製程之後藉由例如是剝除製程或灰化製程來移除遮罩圖案PR2。
請參照圖6、圖7J與圖8E，進行步驟S620，以在目前結構上形成保護層714。在一些實施例中，全面地沈積保護層714，且介電層708、SHE 104以及MTJ 102被保護層714覆蓋。再者，在一些實施例中，保護層714共形地延伸於介電層708、SHE 104與MTJ 102上。保護層714可由絕緣材料構成。舉例而言，絕緣材料可為低介電常數(low-k)材料，例如是氧化矽(SiOx)或SiOxFyHz。此外，在一些實施例中，用於形成保護層714的方法包括沈積製程，例如是化學氣相沈積(chemical vapor deposition，CVD)製程。
請參照圖6與圖7K，進行步驟S622，以在保護層714上形成介電層716與頂部通孔208。介電層716可形成至超過保護層 714的最頂面的高度，以使得保護層714可完整地被介電層716覆蓋。另一方面，頂部通孔208自介電層716的頂面穿過保護層714而延伸至MTJ 102的頂面。在一些實施例中，用於形成介電層716與頂部通孔208的方法包括鑲嵌製程(例如是單鑲嵌製程)。
請參照圖6與圖7L，進行步驟S624，以在介電層716上形成介電層718與位元線BL。介電層718側向環繞位元線BL。位元線BL交疊且電性連接於頂部通孔208。在一些實施例中，用於形成介電層718與位元線BL的方法包括鑲嵌製程(例如是單鑲嵌製程)。在替代實施例中，藉由雙鑲嵌製程來形成介電層716、介電層718、頂部通孔208與位元線BL。
至此，已形成分別參照圖2所說明的單位胞元100。需注意的是，參照圖7A至圖7L以及圖8A至圖8E所說明的一些構件(例如是介電層704、706、708、716、718以及保護層714)省略繪示於圖2中。儘管SHE 104與MTJ 102經描述為形成於自BEOL結構BE的底部算起的第一金屬化層與第二金屬化層之間，SHE 104與MTJ 102也可形成於BEOL結構BE中的其他在垂直方向上相鄰的金屬化層之間，且可在BEOL結構BE中形成更多的導電特徵以對SHE 104與MTJ 102進行繞線。此外，可進行後續的BEOL製程以形成元件晶圓。再者，所述元件晶圓可被封裝而形成半導體封裝。
圖9為根據本揭露的另一些實施例繪示的記憶體陣列90的電路圖。
請參照圖9，相似於參照圖1A所說明的記憶體陣列10，記憶體陣列90包括沿著多數列與多數行排列的多個單位胞元900。各列的單位胞元900可沿著方向X排列，而各行的單位胞元900可沿方向Y排列。此外，各行的單位胞元900耦合至一寫入字元線WWL與一讀取字元線RWL，而各列的單位胞元900耦合至位元線BL與源極線SL。儘管並未示出，寫入字元線WWL與讀取字元線RWL可耦合至字元線驅動電路，位元線BL可耦合至位元線驅動電路，且源極線SL可耦合至電流源電路(如參照圖1A所說明的配置)。
單位胞元900包括MTJ 902與具有與MTJ 902中的自由層接觸的SHE 904。將參照圖10來說明，MTJ 902與SHE 904的堆疊順序可與參照圖2所說明的MTJ 102與SHE 104的堆疊順序不同。再者，在一些實施例中，SHE 904經由選擇器S而耦合至寫入字元線WWL，而並未經由選擇器或電晶體而耦合至源極線SL。另外，在一些實施例中，MTJ 902經由讀取電晶體RT而耦合至位元線BL。
選擇器S為雙端點切換元件，包括一對電極以及夾於此對電極之間的切換層。在此對電極設置足夠的電壓差時，可開啟選擇器S，且電流可通過選擇器S。另一方面，在選擇器S並未被電壓偏置或電壓差不足時，選擇器S處於關閉狀態，而可阻擋電流通過選擇器S。如此一來，選擇器S可控制SHE 904與寫入字元線WWL之間的耦合。在一些實施例中，選擇器S可為指數型 (exponential type)選擇器或臨界型(threshold type)選擇器。可從指數型選擇器觀察到呈指數變化的電流-電壓曲線，而可從臨界型選擇器觀察到呈驟迴(snapback)變化的電流-電壓曲線。舉例而言，指數型選擇器可為金屬-絕緣體-金屬(metal-insulator-metal，MIM)系選擇器，而臨界型選擇器可為臨界切換選擇器，例如是雙向臨界開關(ovonic threshold switching，OTS)選擇器、金屬-絕緣體相變(metal-insulator-transition，MIT)選擇器、場輔助超線性臨界(field assist superlinear threshold，FAST)選擇器、混合離子-電子傳導(mixed ionic-electron conduction，MIEC)選擇器或其類似者。在一些實施例中，選擇器S的切換層(或稱為選擇器材料層)由包括氧化矽(SiOx)、氧化鈦(TiOx)、氧化鋁(AlOx)、氧化鎢(WOx)、氮氧化鈦(TixNyOz)、氧化鉿(HfOy)、氧化鉭(TaOx)、氧化鈮(NbOx)、其類似者或其組合的材料構成，其中x、y、z可為非整數。在一些實施例中，選擇器材料層包括缺氧的過渡金屬氧化物(oxygen deficient transition metal oxide)。在特定實施例中，選擇器材料層是由包括氧化鉿(HfOx，其中x大於0且小於2)的材料構成。在一些實施例中，選擇器材料層的厚度在約2nm至約20nm的範圍中。在其他實施例中，選擇器材料層的厚度在約5nm至約15nm的範圍中。
在寫入操作期間，開啟經選擇的單位胞元900的選擇器S。藉由在耦合至經選擇的單位胞元900的寫入字元線WWL與源極線SL之間設置電壓差，寫入電流WP可由寫入字元線WWL經 過選擇器S與SHE 904而流至源極線SL(或相反方向)。基於自旋軌道交互作用，流經SHE 904的寫入電流WP可在MTJ 902處產生自旋軌道矩，因此可對MTJ 902進行寫入。另一方面，經選擇的單位胞元900的讀取電晶體RT以及未經選擇的單位胞元900的選擇器S與讀取電晶體RT可維持在關閉狀態。
在讀取操作期間，開啟經選擇的單位胞元900的讀取電晶體RT。藉由在耦合至經選擇的單位胞元900的位元線BL與源極線SL之間設置電壓差，讀取電流RP可由源極線SL經由SHE 904、MTJ 102與讀取電晶體RT而流至位元線BL(或相反方向)。基於自旋軌道耦合效應，MTJ 902的不同磁化方向(亦即平行態與反平行態)可導致MTJ 902具有不同電阻，而可影響讀取電流RP或MTJ 902的跨壓。因此，可讀取儲存在MTJ 902的位元資料。另一方面，經選擇的單位胞元900的選擇器S以及未經選擇的單位胞元900的讀取電晶體RT與選擇器S可維持在關閉狀態。
圖10為根據本揭露一些實施例繪示出圖9所示的記憶體陣列中的相鄰單位胞元900的三維示意圖。圖10所示的單位胞元900的結構相似於參照圖2所說明的單位胞元100的結構。以下將說明單位胞元100、900之間的差異，兩者之間的相同或相似處則不再贅述。
請參照圖10，FEOL結構FE可不再如圖2所說明的實施例一般包括寫入電晶體WT。再者，耦合至讀取電晶體RT的位元線BL以及著陸墊204可為BEOL結構BE中的底部金屬化層的一 部分。位元線BL與著陸墊204可經由接觸插塞202而連接至讀取電晶體RT的源極/汲極端點。通孔1000可分別立於著陸墊204上。在一些實施例中，另一金屬化層中的著陸墊1002設置於通孔1000上。著陸墊1002交疊並電性連接於通孔1000。
根據一些實施例，MTJ 902由SHE 904的下方接觸SHE 904，而非立於SHE 904上。在此些實施例中，MTJ 902可立於著陸墊1002上，且SHE 904可延伸於MTJ 902上。MTJ 902可包括如參照圖3A所描述的MTJ 102中的膜層、如參照圖3B所描述的MTJ 102a中的膜層或如參照圖3C所描述的MTJ 102b中的膜層，但具有相反的堆疊順序。換言之，自由層300可為MTJ 902的頂層，而頂蓋層308可為MTJ 902的底層。另一方面，SHE 904可相同於參照圖1A、圖2所說明的SHE 104，惟SHE 904設置於MTJ 902上。在一些實施例中，參照圖3D所說明的擴散阻障層314更可設置於MTJ 902與SHE 904之間。再者，通孔1004可立於SHE 904上，且著陸墊1006與源極線SL覆蓋並電性連接至通孔1004。各SHE 904可經由上方的通孔1004而連接至一源極線SL與一著陸墊1006。
選擇器S可設置於著陸墊1006上。在一些實施例中，選擇器S包括底部通孔1008、交疊於底部通孔1008的頂部通孔1010以及延伸於底部通孔1008與頂部通孔1010之間的切換層1012。在此些實施例中，多個選擇器S共用相同的切換層1012。切換層1012的材料可經選擇以使在電壓偏置的情況下電子可通過切換層 1012的最短路徑，而不會移動至相鄰的單位胞元900。換言之，此電壓偏置具有局部的效應。即使切換層1012側向延伸至相鄰的單位胞元900，但此電壓偏置僅有在垂直方向上起作用，以使電子沿垂直方向通過切換層1012(例如是由頂部通孔1010至底部通孔1008，或相反方向)。舉例而言，切換層1012可由包括氧化鉿的材料構成，且可經摻雜有銅(Cu)、鋁(Al)、氮(N)、磷(P)、硫(S)、矽(Si)、鉿(Zr)、釓(Gd)、鈦(Ti)、鑭(La)、其類似者或其組合。另外，寫入字元線WWL可分別延伸於一頂部通孔1010上。在一些實施例中，切換層1012(亦稱為選擇器材料層)由包括氧化矽(SiOx)、氧化鈦(TiOx)、氧化鋁(AlOx)、氧化鎢(WOx)、氮氧化鈦(TixNyOz)、氧化鉿(HfOx)、氧化鉭(TaOx)、氧化鈮(NbOx)、其類似者或其組合的材料構成，其中x、y、z可為非整數。在一些實施例中，選擇器材料層包括缺氧的過渡金屬氧化物(oxygen deficient transition metal oxide)。在特定實施例中，選擇器材料層是由包括氧化鉿(HfOx，其中x大於0且小於2)的材料構成。在一些實施例中，選擇器材料層的厚度在約2nm至約20nm的範圍中。在其他實施例中，選擇器材料層的厚度在約5nm至約15nm的範圍中。
使用整合在BEOL結構BE中的選擇器S來取代寫入電晶體WT可顯著地減少各單位胞元900的佔據面積。如此一來，可有效地提高記憶體陣列90的儲存密度。此外，藉由將SHE 904設置於MTJ 902上，作為MTJ 902的成長模板的晶種層(未繪示) 因不影響寫入操作所需的自旋軌道交互作用而具有更多的材料選擇。因此，MTJ 902中的膜層可具有較佳的結晶特性，且可改進MTJ 902的穿隧磁阻(tunneling magnetoresistance，TMR)。
圖11為根據本揭露一些實施例繪示出用於製造圖10所示的相鄰單位胞元900的方的流程圖。圖12A至圖12L為繪示出在圖11所示的製造流程期間的中間結構的剖視示意圖。
需注意的是，圖11與圖12A至圖12L所示的製造流程相似於參照圖6與圖7A至圖7L所說明的製造流程，因此以下僅描述兩者的差異之處。兩者的相同或相似之處則不再贅述，且以相同的標號來標示相同或相似的構件。舉例而言，相似/相同之處可包括使用單鑲嵌製程、雙鑲嵌製程或其組合來形成介電層與介電層中的導電特徵(例如是接觸插塞、著陸墊以及通孔)。
請參照圖11與圖12A，進行步驟S1100，以在基底200的表層區域上形成讀取電晶體RT。在一些實施例中，隨著讀取電晶體RT而一起形成隔離電晶體DT。在此些實施例中，虛設字元線DWL分別形成於相鄰的讀取電晶體RT之間。
請參照圖11與圖12B，進行步驟S1102，以在目前結構上形成介電層704與接觸插塞202。接觸插塞202貫穿介電層704，以建立與讀取電晶體RT的源極/汲極結構700之間的電性連接。
請參照圖11與圖12C，進行步驟S1104，以在介電層704上形成介電層706以及位元線BL與著陸墊204。介電層704側向環繞位元線BL與著陸墊204。各讀取電晶體RT的源極/汲極結構 700經由上方的接觸插塞202而連接至一著陸墊204與一位元線BL。儘管與此後圖式繪示的不同，同一列中的相鄰讀取電晶體RT可耦合至同一條位元線BL(如參照圖9所說明)。
請參照圖11與圖12D，進行步驟S1106，以在介電層706上形成介電層1200、介電層1202以及通孔1000與著陸墊1002。介電層1202堆疊在介電層1200上。通孔1000延伸穿過介電層1200，而至介電層706中的著陸墊204，以建立與著陸墊204之間的電性連接。介電層1202側向環繞著陸墊1002，且著陸墊1002分別交疊且電性連接於通孔1000。
請參照圖11與圖12E，進行步驟S1108，以在介電層202上形成多層結構1204。相似於參照圖9與圖10所描述的步驟，多層結構1204將被圖案化而形成MTJ 902。在一些實施例中，用於形成多層結構1204的方法包括多個沈積製程，例如是濺鍍製程、共濺鍍製程或其組合。
在一些實施例中，在形成多層結構1204之前預先在介電層1202上形成電極層1206。在此些實施例中，電極層1206可隨著多層結構1204而在後續步驟中被圖案化。用於形成電極層1206的方法可包括濺鍍製程或共濺鍍製程。
請參照圖11與圖12F，進行步驟S1110，以圖案化多層結構1204而形成MTJ 902。此圖案化可包括微影製程與一或多個蝕刻製程。在於形成多層結構1204之前將電極層1206預先形成在介電層1202上的實施例中，電極層1206可隨著多層結構1204 而被圖案化，以形成電極1208。
請參照圖11與圖12G，進行步驟S1112，以形成側向環繞MTJ 902的介電層1210。用於形成介電層1210的方法可包括沈積製程(例如是CVD製程)與平坦化製程(例如是研磨製程、蝕刻製程或其組合)。
請參照圖11與圖12H，進行步驟S1114，以在介電層1210上形成介電層1212與SHE 904。介電層1212側向環繞SHE 904。根據一些實施例，用於形成介電層1212的方法可包括在介電層1210與MTJ 902上形成介電材料層。隨後，藉由微影製程與蝕刻製程而圖案化介電材料層，以形成具有開口的介電層1212。接著，可在介電層1212上形成自旋霍耳材料層，且此自旋霍爾材料層可填滿介電層1212的開口。如參照圖5A至圖5D所說明，用於形成自旋霍爾材料層的方法可包括單一共濺鍍製程霍多個濺鍍製程，且可包括隨後的熱處理。此外，可進行平坦化製程以移除自旋霍爾材料層的位於介電層1212上方的部分。自旋霍爾材料層的保留下來的部分成為SHE 904。
請參照圖11與圖12I，進行步驟S1116，以在介電層1212上形成介電層1214、介電層1216以及通孔1004、源極線SL與著陸墊1006。介電層1216堆疊於介電層1214上。通孔1004延伸穿過介電層1214，而至介電層1212中的SHE 904，以建立與SHE 904之間的電性連接。介電層1216側向環繞著陸墊1006與源極線SL，且著陸墊1006與源極線SL交疊並電性連接於通孔1004。各 SHE 904可經由下方的通孔1004而電性連接於一源極線SL與一著陸墊1006。儘管與此後圖式繪示的不同，同一列中的相鄰讀取電晶體RT可耦合至同一條源極線SL(如參照圖9所說明)。
請參照圖11與圖12J，進行步驟S1118，以在介電層1216上形成介電層1218與選擇器S的底部通孔1008。底部通孔1008延伸穿過介電層1218，而至著陸墊1216，以建立與著陸墊1216之間的電性連接。
請參照圖11與圖12K，進行步驟S1120，以在介電層1218上形成選擇器S的切換層1012。根據一些實施例，切換層1012全面地形成於介電層1218上。在一些實施例中，用於形成切換層1012的方法包括沈積製程，例如是CVD製程或物理氣相沈積(physical vapor deposition，PVD)製程。
請參照圖11與圖12L，進行步驟S1122，以在切換層1012上形成介電層1220、介電層1222以及選擇器S的頂部通孔1010與寫入字元線WWL。介電層1222堆疊在介電層1220上。頂部通孔1010延伸穿過介電層1222而至切換層1012，且可交疊於底部通孔1008。寫入字元線WWL被介電層1222側向環繞，且交疊並電性連接於頂部通孔1010。
至此，已形成分別參照圖10所說明的單位胞元900。需注意的是，參照圖12A至圖12L所說明的一些構件(例如是介電層704、706、1200、1202、1210、1212、1214、1216、1218以及電極1208)省略繪示於圖10中。儘管SHE 904與MTJ 902經描 述為形成於自BEOL結構BE的底部算起的第二金屬化層與第三金屬化層之間，SHE 904與MTJ 902也可形成於BEOL結構BE中的其他在垂直方向上相鄰的金屬化層之間，且可在BEOL結構BE中形成更多的導電特徵以對SHE 904與MTJ 902進行繞線。此外，可進行後續的BEOL製程以形成元件晶圓。再者，所述元件晶圓可被封裝而形成半導體封裝。
需注意的是，儘管參照圖2描述藉由在FEOL結構FE中的寫入電晶體WT與讀取電晶體RT來驅動包括立於SHE 104上的MTJ 102的第一種形式的儲存單元，且參照圖10描述藉由在FEOL結構FE中的讀取電晶體RT以及在BEOL結構BE中的選擇器S來驅動包括由SHE 904下方接觸SHE 904的MTJ 902的第二種形式的儲存單元，但第一種形式的儲存單元也可由電晶體與選擇器的組合來驅動，且第二種形式的儲存單元也可由兩電晶體來驅動。作為替代地，上述第一與第二種形式的儲存單元也適用其他的驅動方式，且驅動器與儲存單元之間的繞線方式可對應地修改。本揭露並不以儲存單元的驅動方式為限。
綜上所述，本揭露實施例的SOT-MRAM所使用的SHE由包括至少一重金屬元素與至少一輕過渡金屬元素的合金構成。重金屬元素可選自於5d金屬元素，而輕過渡金屬元素可選自於具有部分填滿3d軌域的價電子的過渡金屬元素。此SHE具有高自旋霍爾角度以及低電阻率。基於高自旋霍爾角度，由通過SHE的面內電荷電流至基於自旋霍爾效應而產生的垂直自旋電流的轉換特 別高效。另一方面，基於低電阻率，SHE具有低分流比，且較大比例的面內電荷電流可貢獻至上述產生自旋電流的轉換。因此，有效改善使用此自旋電流來進行的寫入操作的功率效能。
本揭露的一態樣提供一種記憶體元件，包括：磁性穿隧接面，包括自由層、參考層以及延伸於所述自由層與所述參考層之間的阻障層；以及自旋霍爾電極，接觸於所述磁性穿隧接面且經配置以將電荷電流轉換為用於寫入所述磁性穿隧接面的自旋電流，其中所述自旋霍爾電極由包括重金屬元素與過渡元素金屬的合金構成，其中所述重金屬元素為鈀或鉑，且所述過渡金屬元素為鉻或釩。
在一些實施例中，所述合金為鈀-鉻合金。在一些實施例中，所述合金為鈀-釩合金。在一些實施例中，所述合金為鉑-鉻合金。在一些實施例中，所述鉑-鉻合金表示為PtxCr1-x，其中x在0.5至0.8的範圍中。在一些實施例中，所述合金為鉑-釩合金。在一些實施例中，所述鉑-釩合金表示為PtyV1-y，其中y在0.7至0.9的範圍中。在一些實施例中，所述自旋霍爾電極的厚度在0.5nm至10nm的範圍中。
本揭露的另一態樣提供一種記憶體元件，包括：寫入電晶體與讀取電晶體，形成於基底的表層區域上；自旋霍爾電極，延伸於所述寫入電晶體與所述讀取電晶體上方，且電性連接至所述寫入電晶體的源極/汲極端點以及讀取電晶體的源極/汲極端點，其中所述自旋霍爾電極由包括第一金屬與第二金屬的合金構成，其中 所述第一金屬為鉑或鈀，且所述第二金屬為鉻或釩；以及磁性穿隧接面，立於所述自旋霍爾電極上且藉由第一端點而接觸於所述自旋霍爾電極。
在一些實施例中，所述合金為PtxCr1-x或PtyV1-y，其中x在0.5至0.8的範圍中，且y在0.7至0.9的範圍中。在一些實施例中，所述磁性穿隧接面的自由層位於所述磁性穿隧接面的底部區域中。在一些實施例中，記憶體元件更包括保護層，共形地覆蓋所述磁性穿隧接面的側壁和頂面以及所述自旋霍爾電極的頂面。在一些實施例中，記憶體元件更包括擴散阻障層，延伸於所述磁性穿隧接面與所述自旋霍爾電極之間，其中所述擴散阻障層由非磁性導體材料構成。在一些實施例中，記憶體元件更包括：位元線，耦合至所述磁性穿隧接面的第二端點；第一源極線，延伸於所述寫入電晶體與所述讀取電晶體上方，且耦合至所述寫入電晶體的另一源極/汲極端點；以及第二源極線，延伸於所述寫入電晶體與所述讀取電晶體上方，且耦合至所述讀取電晶體的另一源極/汲極端點。在一些實施例中，記憶體元件更包括虛設字元線，延伸於所述基底上且位於所述寫入電晶體與所述讀取電晶體之間。
本揭露的又一態樣提供一種記憶體元件，包括：讀取電晶體，設置於基底的表層區域上；磁性穿隧接面，設置於所述讀取電晶體上方且藉由第一端點而耦合至所述讀取電晶體的源極/汲極端點；自旋霍爾電極，延伸於所述磁性穿隧接面上且接觸於所述磁性穿隧接面的第二端點，其中所述自旋霍爾電極由包括第一金屬元 素與第二金屬元素的合金構成，所述第一金屬元素選自於鉑與鈀組成的群組，且所述第二金屬元素選自於鉻與釩組成的群組；以及選擇器，設置於所述自旋霍爾電極上方且藉由第一端點而耦合至所述自旋霍爾電極。
在一些實施例中，所述合金為PtxCr1-x或PtyV1-y，其中x在0.5至0.8的範圍中，且y在0.7至0.9的範圍中。在一些實施例中，所述磁性穿隧接面中的自由層位於所述磁性穿隧接面的頂部區域中。在一些實施例中，記憶體元件更包括：位元線，耦合至所述讀取電晶體的另一源極/汲極端點；寫入字元線，延伸於所述選擇器上方且耦合至所述選擇器的第二端點；以及源極線，延伸於所述自旋霍爾電極上方且電性連接至所述自旋霍爾電極。在一些實施例中，所述選擇器為雙端點切換元件。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:記憶體陣列
100:單位胞元
102:磁性穿隧接面(MTJ)
104:自旋霍爾電極(SHE)
BL:位元線
CS:電流源電路
RT:讀取電晶體
RWL:讀取字元線
SL:源極線
WD:字元線驅動電路
WT:寫入電晶體
WWL:寫入字元線
X、Y:方向

Claims (11)

  1. 一種記憶體元件，包括：磁性穿隧接面，包括自由層、參考層以及延伸於所述自由層與所述參考層之間的阻障層；自旋霍爾電極，接觸於所述磁性穿隧接面且經配置以將電荷電流轉換為用於寫入所述磁性穿隧接面的自旋電流，其中所述自旋霍爾電極由包括重金屬元素與過渡元素金屬的合金構成，其中所述重金屬元素為鈀或鉑，且所述過渡金屬元素為鉻或釩；以及保護層，共形地覆蓋所述磁性穿隧接面的側壁和頂面以及所述自旋霍爾電極的頂面。
  2. 如請求項1所述的記憶體元件，其中所述合金為鉑-鉻合金。
  3. 如請求項2所述的記憶體元件，其中所述鉑-鉻合金表示為PtxCr1-x，其中x在0.5至0.8的範圍中。
  4. 如請求項1所述的記憶體元件，其中所述合金為鉑-釩合金。
  5. 如請求項4所述的記憶體元件，其中所述鉑-釩合金表示為PtyV1-y，其中y在0.7至0.9的範圍中。
  6. 一種記憶體元件，包括：寫入電晶體與讀取電晶體，形成於基底的表層區域上；自旋霍爾電極，延伸於所述寫入電晶體與所述讀取電晶體上方，且電性連接至所述寫入電晶體的源極/汲極端點以及讀取電晶 體的源極/汲極端點，其中所述自旋霍爾電極由包括第一金屬與第二金屬的合金構成，其中所述第一金屬為鉑或鈀，且所述第二金屬為鉻或釩；磁性穿隧接面，立於所述自旋霍爾電極上且藉由第一端點而接觸於所述自旋霍爾電極；以及保護層，共形地覆蓋所述磁性穿隧接面的側壁和頂面以及所述自旋霍爾電極的頂面。
  7. 如請求項6所述的記憶體元件，更包括擴散阻障層，延伸於所述磁性穿隧接面與所述自旋霍爾電極之間，其中所述擴散阻障層由非磁性導體材料構成。
  8. 如請求項6所述的記憶體元件，更包括：位元線，耦合至所述磁性穿隧接面的第二端點；第一源極線，延伸於所述寫入電晶體與所述讀取電晶體上方，且耦合至所述寫入電晶體的另一源極/汲極端點；以及第二源極線，延伸於所述寫入電晶體與所述讀取電晶體上方，且耦合至所述讀取電晶體的另一源極/汲極端點。
  9. 如請求項6所述的記憶體元件，更包括虛設字元線，延伸於所述基底上且位於所述寫入電晶體與所述讀取電晶體之間。
  10. 一種記憶體元件，包括：讀取電晶體，設置於基底的表層區域上；磁性穿隧接面，設置於所述讀取電晶體上方且藉由第一端點而耦合至所述讀取電晶體的源極/汲極端點； 自旋霍爾電極，延伸於所述磁性穿隧接面上且接觸於所述磁性穿隧接面的第二端點，其中所述自旋霍爾電極由包括第一金屬元素與第二金屬元素的合金構成，所述第一金屬元素選自於鉑與鈀組成的群組，且所述第二金屬元素選自於鉻與釩組成的群組；以及選擇器，設置於所述自旋霍爾電極上方且藉由第一端點而耦合至所述自旋霍爾電極。
  11. 如請求項10所述的記憶體元件，更包括：位元線，耦合至所述讀取電晶體的另一源極/汲極端點；寫入字元線，延伸於所述選擇器上方且耦合至所述選擇器的第二端點；以及源極線，延伸於所述自旋霍爾電極上方且電性連接至所述自旋霍爾電極。
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