KR20220098692A - 메모리 디바이스 및 그 제조 방법 - Google Patents

메모리 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20220098692A
KR20220098692A KR1020220000462A KR20220000462A KR20220098692A KR 20220098692 A KR20220098692 A KR 20220098692A KR 1020220000462 A KR1020220000462 A KR 1020220000462A KR 20220000462 A KR20220000462 A KR 20220000462A KR 20220098692 A KR20220098692 A KR 20220098692A
Authority
KR
South Korea
Prior art keywords
mtj
layer
transistor
memory device
metal element
Prior art date
Application number
KR1020220000462A
Other languages
English (en)
Inventor
옌-린 후앙
밍유안 송
치엔-민 리
시-제이 린
치-펭 파이
첸-유 후
차오-충 후앙
쿠안-하오 첸
치아-친 사이
유-팡 치우
쳉-웨이 펭
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220098692A publication Critical patent/KR20220098692A/ko

Links

Images

Classifications

    • H01L43/02—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C5/00—Alloys based on noble metals
    • C22C5/04—Alloys based on a platinum group metal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/325—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being noble metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H01L27/228—
    • H01L43/08—
    • H01L43/10—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Finger-Pressure Massage (AREA)

Abstract

메모리 디바이스 및 그 제조 방법이 제공된다. 메모리 디바이스는 자기 터널 접합(MTJ) 및 스핀 홀 전극(SHE)을 포함한다. MTJ는 자유 층, 기준 층, 및 자유 층과 기준 층 사이에 놓인 장벽 층을 포함한다. SHE는 MTJ와 접촉하고 MTJ를 프로그래밍하기 위해 전하 전류를 스핀 전류로 변환하도록 구성된다. SHE는 적어도 하나의 중금속 원소 및 적어도 하나의 경전이금속 원소를 포함하는 합금으로 형성된다. 중금속 원소는 5d 오비탈을 채우는 하나 이상의 원자가 전자를 갖는 금속 원소로부터 선택되고, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 하나 이상의 원자가 전자를 갖는 전이금속 원소로부터 선택된다.

Description

메모리 디바이스 및 그 제조 방법 {MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
우선권 주장
본 출원은 2021년 1월 14일자에 출원된 미국 가출원 제 63/137,383 호 및 2021년 1월 4일자에 출원된 미국 가출원 제 63/133,464 호의 이익을 주장하며, 각 출원은 본 명세서에 참조로 포함된다.
자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)는 다양한 기존 메모리의 성능을 능가하는 것을 목표로 하는 차세대 메모리 기술의 주요 후보 중 하나이다. MRAM은 휘발성 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)에 필적하는 성능을 제공하고 휘발성 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)에 필적하는 밀도와 낮은 전력 소비를 제공한다. 비휘발성 플래시 메모리와 비교할 때, MRAM은 훨씬 빠른 액세스 속도를 제공하고 시간이 지남에 따라 최소한의 성능 저하를 겪는다. 스핀 궤도 토크(Spin Orbit Torque)-MRAM(SOT-MRAM)은 MRAM의 한 유형이다. MRAM의 또 다른 유형인 스핀 전송 토크(Spin Transfer Torque)-MRAM(STT-MRAM)에 비해, SOT-MRAM은 속도와 내구성 면에서 더 나은 성능을 제공한다. 그럼에도 불구하고, SOT-MRAM의 스위칭 에너지를 더 줄이는 데는 한계가 있다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 일부 실시예에 따른 메모리 어레이를 개략적으로 도시하는 회로도이다.
도 1b는 도 1a에 도시된 메모리 어레이 내의 선택된 단위 셀의 기록 경로를 도시한다.
도 1c는 도 1a에 도시된 메모리 어레이 내의 선택된 단위 셀의 판독 경로를 도시한다.
도 2는 도 1a에 도시된 단위 셀 중 하나를 도시하는 개략적인 3차원 도면이다.
도 3a 내지 도 3d는 본 개시의 일부 실시예에 따른 SHE 상에 서 있는 MTJ를 각각 도시하는 개략적인 단면도이다.
도 4a 내지 도 4c는 본 개시의 일부 실시예에 따른 SHE 상에 서 있는 MTJ를 각각 도시하는 개략적인 평면도이다.
도 5a 내지 도 5d는 본 개시의 일부 실시예에 따른 SHE를 형성하기 위한 중간 구조물을 각각 도시하는 개략적인 단면도이다.
도 6은 본 개시의 일부 실시예에 따른 도 2를 참조하여 설명된 단위 셀 중 인접한 단위 셀의 제조 방법을 도시하는 흐름도이다.
도 7a 내지 도 7l은 도 6에 도시된 제조 공정 동안의 중간 구조물을 도시하는 개략적인 단면도이다.
도 8a 내지 도 8e는 도 7f 내지 도 7j에 도시된 중간 구조물의 개략적인 평면도이다.
도 9는 본 개시의 일부 다른 실시예에 따른 메모리 어레이를 도시하는 회로도이다.
도 10은 본 개시의 일부 실시예에 따른 도 9에 도시된 메모리 어레이 내의 단위 셀 중 인접한 단위 셀을 도시하는 개략적인 3차원 도면이다.
도 11은 본 개시의 일부 실시예에 따른 도 10을 참조하여 설명된 단위 셀 중 인접한 단위 셀의 제조 방법을 도시하는 흐름도이다.
도 12a 내지 도 12l은 도 11에 도시된 제조 공정 동안의 중간 구조물을 도시하는 개략적인 단면도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정한 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
도 1a는 본 개시의 일부 실시예에 따른 메모리 어레이(10)를 개략적으로 도시하는 회로도이다. 도 1b는 도 1a에 도시된 메모리 어레이(10) 내의 선택된 단위 셀(100)의 기록 경로를 도시한다. 도 1c는 도 1a에 도시된 메모리 어레이(10) 내의 선택된 단위 셀(100)의 판독 경로를 도시한다.
도 1a를 참조하면, 메모리 어레이(10)는 자기 랜덤 액세스 메모리(MRAM) 어레이이다. 메모리 어레이(10)는 행 및 열을 따라 배열된 복수의 단위 셀(100)을 포함한다. 각 행의 단위 셀(100)은 X 방향을 따라 배열될 수 있고, 각 열의 단위 셀(100)은 Y 방향을 따라 배열될 수 있다. 일부 실시예에서, 각 열의 단위 셀(100)은 한 쌍의 기록 워드 라인(WWL)과 판독 워드 라인(RWL)에 결합되고, 각 행의 단위 셀(100)은 한 쌍의 소스 라인(SL)뿐만 아니라 비트 라인(BL)에 결합된다. 이들 실시예에서, 각각의 단위 셀(100)은 하나의 기록 워드 라인(WWL)과 하나의 판독 워드 라인(RWL) 사이 및 하나의 비트 라인(BL)과 두 개의 소스 라인(SL) 사이에 정의될 수 있다. 또한, 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 Y 방향을 따라 연장될 수 있고, 비트 라인(BL) 및 소스 라인(SL)은 X 방향을 따라 연장될 수 있다.
각각의 단위 셀(100)은 저장 소자로서 자기 터널 접합(Magnetic Tunneling Junction; MTJ)(102)을 포함한다. MTJ(102)에서 강자성 층의 자화 방향은 MTJ(102)의 전기 저항을 결정할 수 있다. MTJ(102)는 자화 방향이 평행 상태일 때 낮은 전기 저항 상태를 가질 수 있고, 자화 방향이 반평행 상태일 때 높은 전기 저항 상태를 가질 수 있다. MTJ(102)의 자화 방향을 변경함으로써, MTJ(102)는 상보적 논리 상태(예를 들어, 높은 전기 저항 상태를 나타내는 논리 하이 상태 및 낮은 전기 저항 상태를 나타내는 논리 로우 상태)를 저장하도록 프로그래밍될 수 있다. 또한, 본 개시의 실시예에 따르면, MTJ(102)는 스핀 홀 효과를 이용하여 프로그래밍되도록 구성되며, 메모리 어레이(10)는 스핀 궤도 토크-MRAM(SOT-MRAM) 어레이로 지칭될 수 있다. 스핀 홀 전극(Spin Hall Electrode; SHE)(104)(또는 스핀 궤도 토크(Spin Orbit Torque; SOT) 층으로 지칭됨)이 각각의 MTJ(102) 아래에 놓여 있다. 프로그래밍 동작 동안, SHE(104)를 통과하는 면내 전하 전류가 스핀 홀 효과를 통해 수직 스핀 전류로 변환될 수 있다. 그런 다음, 수직 스핀 전류는 MTJ(102)의 강자성 층으로 흐르고 스핀 궤도 토크(SOT)를 통해 자화를 전환한다. 이러한 방식으로, MTJ(102)의 자화 방향(즉, MTJ(102)의 전기 저항)은 변경될 수 있고, 비트 데이터가 MTJ(102)에 프로그래밍될 수 있다. 판독 동작 동안, MTJ(102)의 저항 상태가 감지될 수 있고, MTJ(102)에 저장된 비트 데이터가 판독될 수 있다.
프로그래밍 동작의 에너지 효율은 SHE(104)의 스핀 홀 전도도에 크게 의존한다. SHE(104)의 스핀 홀 전도도가 높을수록, 프로그래밍 동작에 필요한 전력 소비가 줄어든다. SHE(104)의 스핀 홀 전도도는 SHE(104)의 전기 저항에 대한 SHE(104)의 스핀 홀 각도의 비율로 정의된다. SHE(104)의 스핀 홀 각도는 SHE(104) 양단에 걸쳐 제공된 면내 전하 전류로부터 스핀 홀 효과로 인해 유도된 수직 스핀 전류로의 변환 효율을 나타내며, 대응하는 면내 전하 전류에 대한 유도된 수직 스핀 전류의 비율로 정의된다. 다시 말해서, 스핀 홀 각도가 높을수록, 면내 전하 전류로부터 수직 스핀 전류로의 변환이 더 효율적이고, 스핀 홀 전도도가 높아진다. 한편, 면내 전하 전류의 션트 비율은 SHE(104)의 전기 저항에 의해 영향을 받는다. 션트 비율은 MTJ(102) 내의 자유 층의 시트 저항에 대한 SHE(104)의 시트 저항의 비율로 정의된다. SHE(104)의 전기 저항이 비교적으로 높을 때, 면내 전하 전류의 더 많은 부분이 SHE(104) 상에 서 있는 MTJ(102)를 통해 낮은 저항 경로를 취할 수 있고, 이러한 부분의 면내 전하 전류는 수직 스핀 전류의 생성에 기여하지 않을 수 있다. 결과적으로, 면내 전하 전류로부터 수직 스핀 전류로의 변환은 덜 효율적이다. 한편, SHE(104)의 전기 저항이 비교적으로 낮을 때, 면내 전하 전류의 션트 비율이 낮아지게 되고, 면내 전하 전류로부터 수직 스핀 전류로의 변환은 더 효율이다. 따라서, SHE(104)의 스핀 홀 전도도를 향상시키기 위해서, SHE(104)의 스핀 홀 각도가 높아야 하고/하거나, SHE(104)의 전기 저항은 낮아야 한다.
본 개시의 실시예에 따르면, SHE(104)는 적어도 하나의 중금속 원소(heavy metal element)와 적어도 하나의 경전이금속 원소(light transition metal element)를 포함하는 금속 합금으로 형성되며, SHE를 형성하기 위한 다른 물질에 비해 우수한 스핀 홀 전도도를 나타낸다. 중금속 원소는 5d 오비탈을 채우는 원자가 전자(들)를 갖는 금속 원소이거나 5d 금속 원소로 지칭될 수 있다. 예를 들어, 적어도 하나의 중금속 원소는 백금(Pt), 팔라듐(Pd) 또는 이들의 조합을 포함할 수 있다. 한편, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 원자가 전자(들)를 갖는 전이금속 원소일 수 있다. 예를 들어, 적어도 하나의 경전이금속 원소는 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 이들의 조합을 포함할 수 있다. SHE(104)의 이러한 우수한 스핀 홀 전도도는, 예를 들어, 강한 스핀-궤도 결합에 기여하고 스핀 업 및 다운 전류를 분리하는 효과적인 자기장을 초래하는 5d 전자 띠를 갖는 중금속 원소로부터 생길 수 있다. 또한, 경전이금속 원소의 3d 전자는 전자 산란 중심에 기여할 수 있으며, 이는 더 높은 스핀 홀 각도를 초래한다. SHE의 우수한 스핀 홀 전도도에 대한 다른 설명이 있을 수 있으며, 본 개시는 위에서 논의된 설명으로 제한되지 않는다. 예를 들어, 다른 가능한 설명으로, 이러한 금속 합금은 3d-5d 혼성화가 스핀 메모리 손실(또는 스핀 분극 감소로 지칭됨) 및 스핀 전류 역류를 감소시킬 수 있기 때문에 우수한 스핀 홀 전도도를 갖는다.
예로서, SHE(104)는 PtxCr1 -x로서 제시될 수 있는 백금-크롬 합금으로 형성될 수 있다. 백금-크롬 합금의 스핀 홀 각도는 백금-크롬 합금의 크롬 함량을 증가(즉, 백금-크롬 합금의 백금 함량을 감소)시킴으로써 상승되는 것으로 나타난다. 또한, 백금-크롬 합금의 전기 저항은 백금-크롬 합금의 백금 함량을 증가(즉, 백금-크롬 합금의 크롬 함량을 감소)시킴으로써 감소되는 것으로 나타난다. PtxCr1 -x에서 "x"의 최적 범위는 약 0.5 내지 약 0.8일 수 있다. "x"가 약 0.5 미만이면, 백금-크롬 합금의 전기 저항은 크게 손상될 수 있다. 한편, "x"가 약 0.8보다 크면, 백금-크롬 합금의 스핀 홀 각도는 제한될 수 있다. 최적 x 범위를 갖는 백금-크롬 합금의 스핀 홀 각도는 0.1 내지 1.1 범위와 같이 0.1 이상일 수 있다. 최적 x 범위를 갖는 백금-크롬 합금의 전기 저항은 30μΩ·㎝ 내지 600μΩ·㎝ 범위와 같이 600μΩ·㎝ 이하일 수 있다. 따라서, 최적 x 범위를 갖는 백금-크롬 합금의 스핀 홀 전도도는
Figure pat00001
또는
Figure pat00002
의 범위 와 같이,
Figure pat00003
이상일 수 있다. 우수한 스핀 홀 전도도의 결과로서, MTJ(102)에서 자화 방향을 전환하기 위한 면내 전하 전류의 요건이 상당히 낮아질 수 있다. 예를 들어, 최적 x 범위를 갖는 백금-크롬 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 면내 전하 전류 요건은
Figure pat00004
내지
Figure pat00005
일 수 있다. 면내 전하 전류의 이러한 낮은 요건의 결과로서, 최적 x 범위를 갖는 백금-크롬 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)은 MTJ(102)에서 자화 방향을 전환하기 위한 에너지(또는 스위칭 에너지라고 함)를 훨씬 적게 필요로 한다. 예를 들어, 최적 x 범위를 갖는 백금-크롬 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 스위칭 에너지 요건은 약 0.1fJ 내지 1fJ일 수 있다. 또한, 최적 x 범위를 갖는 백금-크롬 합금의 낮은 전기 저항의 결과로서, 최적 x 범위를 갖는 백금-크롬 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 션트 비율은 효과적으로 낮아질 수 있다. 예를 들어, 최적 x 범위를 갖는 백금-크롬 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 션트 비율은 0.1 내지 0.9일 수 있다.
다른 예로서, SHE(104)는 PtyV1 -y로 제시될 수 있는 백금-바나듐 합금으로 형성될 수 있다. 유사하게, 백금-바나듐 합금의 스핀 홀 각도는 백금-바나듐 합금의 바나듐 함량을 증가(즉, 백금-바나듐 합금의 백금 함량을 감소)시킴으로써 상승되는 것으로 나타나고, 백금-바나듐 합금의 전기 저항은 백금-바나듐 합금의 백금 함량을 증가(즉, 백금-바나듐 합금의 바나듐 함량을 감소)시킴으로써 감소되는 것으로 나타난다. PtyV1 -y에서 "y"의 최적 범위는 약 0.7 내지 약 0.9일 수 있다. "y"가 약 0.7 미만이면, 백금-바나듐 합금의 전기 저항은 크게 손상될 수 있다. 한편, "y"가 약 0.9보다 크면, 백금-바나듐 합금의 스핀 홀 각도는 제한될 수 있다. 최적 y 범위를 갖는 백금-바나듐 합금의 스핀 홀 각도는 0.1 내지 0.8 범위와 같이 0.1 이상일 수 있다. 최적 y 범위를 갖는 백금-바나듐 합금의 전기 저항은 30μΩ·㎝ 내지 135μΩ·㎝ 범위와 같이 135μΩ·㎝ 이하일 수 있다. 따라서, 최적 y 범위를 갖는 백금-바나듐 합금의 스핀 홀 전도도는
Figure pat00006
내지
Figure pat00007
범위와 같이
Figure pat00008
이상일 수 있다. 우수한 스핀 홀 전도도의 결과로서, 최적 y 범위를 갖는 백금-바나듐 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 면내 전하 전류 요건은
Figure pat00009
내지
Figure pat00010
일 수 있다. 면내 전하 전류의 이러한 낮은 요건의 결과로서, 최적 y 범위를 갖는 백금-바나듐 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 스위칭 에너지 요건은 0.1fJ 내지 1fJ일 수 있다. 또한, 최적 y 범위를 갖는 백금-바나듐 합금의 낮은 전기 저항의 결과로서, 최적 y 범위를 갖는 백금-바나듐 합금으로 형성된 SHE(104)를 포함하는 단위 셀(100)의 션트 비율은 0.04 내지 0.18일 수 있다.
또한, 중금속 원소와 경전이금속 원소(예를 들어, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Co, Zn)의 더 많은 조합이 본 개시의 범위에 속할 수 있다. 본 개시는 위에 설명한 두 가지 예로 제한되지 않는다. 또한, 일부 실시예에서, SHE(104)의 두께는 약 0.5nm 내지 약 10nm 범위이다. SHE(104)의 스핀 홀 각도는 SHE(104)의 두께에 따라 증가할 수 있고, SHE(104)의 두께가 약 0.5nm 이상이 될 때까지 포화되지 않을 수 있다. 따라서, SHE(104)의 두께가 약 0.5nm 미만인 경우, SHE(104)의 스핀 홀 각도는 제한될 수 있다. 한편, SHE(104)의 두께가 약 10nm보다 큰 경우, 프로그래밍 동작을 위한 전하 전류 요건은 크게 증가하여 프로그래밍 동작의 에너지 효율이 손상된다.
도 1a에 도시된 바와 같이, 일부 실시예에서, 각각의 단위 셀(100)은 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)를 더 포함한다. 각각의 단위 셀(100)의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 SHE(104)에 결합된다. 특히, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 MTJ(102)의 양측에서 SHE(104)의 부분에 결합될 수 있어 MTJ(102)는 기록 트랜지스터(WT)와 판독 트랜지스터(RT) 사이의 기록 전류 경로(즉, 위에서 설명된 면내 전하 전류) 상에 서 있을 수 있다. 따라서, MTJ(102)는 기록 전류에 의해 프로그래밍될 수 있다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 각각 3단자 디바이스일 수 있다. 각각의 기록 트랜지스터(WT)의 게이트 단자는 기록 워드 라인(WWL) 중 하나에 결합되고, 각각의 판독 트랜지스터(RT)의 게이트 단자는 판독 워드 라인(RWL) 중 하나에 결합될 수 있다. 또한, 각각의 단위 셀(100)의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 소스/드레인 단자를 통해 SHE(104)에 각각 결합되고, 다른 소스/드레인 단자를 통해 소스 라인(SL) 중 하나에 각각 결합된다. 일부 실시예에서, 각각의 단위 셀(100)의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 2개의 소스 라인(SL)에 결합된다. 또한, 각각의 MTJ(102)의 단자는 하부의 SHE(104)에 결합되고, 각각의 MTJ(102)의 다른 단자는 비트 라인(BL) 중 하나에 결합된다.
워드 라인 드라이버 회로(WD)가 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)에 결합되고, 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)을 통해 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 전환을 제어하도록 구성될 수 있다. 또한, 전류 소스 회로(CS)가 소스 라인(SL)에 결합될 수 있다. 전류 소스 회로(CS)는 MTJ(102)를 프로그래밍하기 위한 기록 전류(즉, 위에서 설명된 면내 전하 전류)뿐만 아니라 MTJ(102)의 저항 상태를 감지하기 위한 판독 전류를 제공하도록 구성되며, 워드 라인 드라이버 회로(WD)와 함께 사용될 수 있다. 또한, 비트 라인 드라이버 회로(BD)가 비트 라인(BL)에 결합될 수 있고, MTJ(102)의 저항 상태를 식별하기 위해 MTJ(102)를 통과하는 판독 전류를 감지하도록 구성될 수 있다.
도 1a 및 도 1b를 참조하면, 프로그래밍 동작 동안, 선택된 단위 셀(100)의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 모두 턴온될 수 있고, 기록 전류(WP)(즉, 위에서 설명된 면내 전하 전류)가 기록 트랜지스터(WT), 판독 트랜지스터(RT) 및 그 사이의 SHE(104)를 통해 흐를 수 있다. 스핀 궤도 상호 작용의 결과로서, SHE(104)를 통해 흐르는 기록 전류(WP)는 MTJ(102) 상에 SOT를 유도할 수 있고, 따라서 MTJ(102)는 프로그래밍될 수 있다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 대응하는 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)을 설정함으로써 턴온되고, 기록 전류(WP)는 대응하는 2개의 소스 라인(SL) 사이의 전압차를 설정함으로써 제공된다. 한편, 비트 라인(BL)은 플로팅될 수 있다.
도 1a 및 도 1c를 참조하면, 판독 동작 동안, 선택된 단위 셀(100)의 판독 트랜지스터(RT)는 턴온되지만, 동일한 단위 셀(100)의 기록 트랜지스터(WT)는 턴오프 상태를 유지할 수 있다. 비트 라인(BL)과 판독 트랜지스터(RT)에 결합된 소스 라인(SL) 사이에 전압차가 설정되어 판독 트랜지스터(RT)와 비트 라인(BL) 사이에 연결된 MTJ(102)를 통해 판독 전류(RP)가 흐를 수 있다. 스핀 궤도 결합 효과로 인해, MTJ(102)의 상이한 자화 방향(즉, 평행 상태 및 반평행 상태)은 MTJ(102)를 가로질러 이동하는 전도 전자의 산란량의 변화를 초래할 수 있다. 이러한 변화는 MTJ(102)의 상이한 전기 저항으로 이어지고, 판독 전류(RP)의 값 또는 MTJ(102) 양단의 전압 강하의 값에 영향을 미칠 수 있다. 따라서, MTJ(102)에 저장된 비트 데이터(즉, 저항 상태)는 판독될 수 있다. 한편, 기록 트랜지스터(WT)에 결합된 소스 라인(SL)은 플로팅될 수 있다.
도 2는 도 1a에 도시된 단위 셀(100) 중 하나를 도시하는 개략적인 3차원 도면이다.
도 2를 참조하면, 단위 셀(100)의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 디바이스 웨이퍼의 FEOL(front-end-of-line) 구조물(FE)에 형성된다. 기록 트랜지스터(WT)의 게이트 단자가 반도체 기판(200) 상에 배치된 기록 워드 라인(WWL)에 의해 제공될 수 있다. 유사하게, 판독 트랜지스터(RT)의 게이트 단자가 반도체 기판(200) 상에 배치된 판독 워드 라인(RWL)에 의해 제공될 수 있다. 기록 워드 라인(WWL)과 판독 워드 라인(RWL)은 서로 측방향으로 이격될 수 있으며, 모두 Y 방향을 따라 연장될 수 있다. 기록 트랜지스터(WT)의 소스 및 드레인 단자(도시되지 않음)는 기록 워드 라인(WWL)의 양측에 위치하고, 판독 트랜지스터(RT)의 소스 및 드레인 단자(도시되지 않음)는 판독 워드 라인(RWL)의 양측에 위치한다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)가 평면형 트랜지스터인 실시예에서, 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 각각 기판(200)의 평면 상에 놓여 있고, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스 및 드레인 단자는 반도체 기판(200)의 얕은 영역에 형성된 도핑 영역 또는 에피택셜 구조물(도시되지 않음)일 수 있다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)가 핀형 트랜지스터인 실시예에서, 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 각각 기판(200)의 상부 영역에서 핀 구조물을 덮고 교차하며, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스 및 드레인 단자는 핀 구조물과 접촉하는(예를 들어, 측면 접촉하는) 에피택셜 구조물(도시되지 않음)일 수 있다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)가 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터인 실시예에서, 기판(200) 위의 반도체 시트의 스택은 기록 워드 라인(WWL) 또는 판독 워드 라인(RWL)에 의해 각각 랩핑되고, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스 및 드레인 단자는 반도체 시트의 스택과 접촉하는(예를 들어, 측면 접촉하는) 에피택셜 구조물(도시되지 않음)일 수 있다. 또한, 콘택 플러그(202)가 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스/드레인 단자 상에 서 있을 수 있다. 콘택 플러그(202)는 이들 소스/드레인 단자를 상부의 전도성 컴포넌트에 연결하기 위해 이들 소스/드레인 단자에 전기적으로 연결된다.
일부 실시예에서, 더미 워드 라인(DWL)이 기록 워드 라인(WWL)과 판독 워드 라인(RWL) 사이에 위치한다. 더미 워드 라인(DWL), 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 Y 방향과 같이 동일한 방향을 따라 연장될 수 있다. 더미 워드 라인(DWL)을 배치함으로써, 기록 트랜지스터(WT)와 판독 트랜지스터(RT) 사이에 기생 트랜지스터가 형성될 수 있다. 기생 트랜지스터는 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)와 구조적으로 동일할 수 있다. 기생 트랜지스터의 게이트 단자가 더미 워드 라인(DWL)에 의해 제공될 수 있다. 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)는 각각 소스/드레인 단자 중 하나를 기생 트랜지스터와 공유한다. 일부 실시예에서, 더미 워드 라인(DWL)은 기생 트랜지스터의 오프 상태를 보장할 수 있는 게이트 전압을 수신하도록 구성되어, 기록 트랜지스터(WT)와 판독 트랜지스터(RT) 사이의 간섭을 효과적으로 피할 수 있다. 따라서, 더미 워드 라인(DWL)을 포함하는 기생 트랜지스터는 격리 트랜지스터(DT)로 지칭될 수도 있다.
소스 라인(SL), SHE(104), MTJ(102) 및 비트 라인(BL)은 FEOL 구조물(FE) 위에 형성된 BEOL(back-end-of-line) 구조물(BE)에 통합될 수 있다. 일부 실시예에서, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)에 결합된 소스 라인(SL)은 BEOL 구조물(BE)의 하부 금속화 층의 일부이고, X 방향을 따라 연장될 수 있다. 소스 라인(SL)은 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스/드레인 단자 중 일부에, 그 사이에 연장된 콘택 플러그(202)를 통해, 연결된다. 일부 실시예에서, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 다른 소스/드레인 단자는 BEOL 구조물(BE)의 하부 금속화 층에 또한 형성된 랜딩 패드(204)에, 그 사이에서 연장되는 콘택 플러그(202)에 의해, 연결된다. 더욱이, SHE(104) 및 MTJ(102)는 하부 금속화 층 위에 형성될 수 있다. SHE(104)는 하부 금속화 층의 랜딩 패드(204)에, 그 사이에서 연장되는 하부 비아(206)에 의해, 전기적으로 연결될 수 있다. 다시 말해서, SHE(104)는 하부의 하부 비아(206), 랜딩 패드(204) 및 콘택 플러그(202)를 통해 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)의 소스 또는 드레인 단자에 결합될 수 있다. MTJ(102)는 SHE(104) 상에 서 있고, 하부 비아(206) 사이에 흐르는 기록 전류의 경로 상에 서 있도록 하부 비아(206) 사이에 위치할 수 있다. 또한, 비트 라인(BL)은 MTJ(102) 위의 다른 금속화 층에 형성될 수 있으며, X 방향을 따라 연장될 수 있다. 일부 실시예에서, 비트 라인(BL)은 상부 비아(208)를 통해 MTJ(102)에 전기적으로 연결된다.
도 3a 내지 도 3d는 본 개시의 일부 실시예에 따른 SHE 상에 서 있는 MTJ를 각각 도시하는 개략적인 단면도이다.
도 3a를 참조하면, SHE(104) 상에 서 있는 MTJ(102)는 다층 구조물일 수 있고, 적어도 자유 층(300), 기준 층(302), 및 자유 층(300)과 기준 층(302) 사이에 끼워진 장벽 층(304)을 포함한다. 일부 실시예에서, 자유 층(300) 및 기준 층(302)은 각각 적어도 하나의 강자성 층을 포함하는 반면, 장벽 층(304)은 적어도 하나의 절연 층을 포함한다. 기준 층(302)의 자화 방향은 고정되고, 자유 층(300)의 자화 방향은, 예를 들어, 위에 설명된 바와 같이 스핀 홀 효과에 의해 변경될 수 있다. 자유 층(300)과 기준 층(302)의 자화 방향이 평행 상태일 때, MTJ(102)는 낮은 전기 저항 상태에 있다. 한편, 자유 층(300)과 기준 층(302)의 자화 방향이 반평행 상태일 때, MTJ(102)는 높은 전기 저항 상태에 있다. 또한, 절연 장벽 층(304)은 자유 층(300)과 기준 층(302) 사이에 절연을 제공하면서 판독 전류에 의해 터널링되기에 충분히 얇다. 일부 실시예에서, 자유 층(300)은 코발트-철-붕소(CoFeB) 합금, 코발트-팔라듐(CoPd) 합금, 코발트-철(CoFe) 합금, 코발트-철-붕소-텅스텐(CoFeBW) 합금, 니켈-철(NiFe) 합금, 루테늄 또는 이들의 조합 등으로 형성된다. 일부 실시예에서, 기준 층(302)은 CoFeB 합금으로 형성된다. 더욱이, 일부 실시예에서, 장벽 층(304)은 마그네슘 산화물, 알루미늄 산화물, 알루미늄 질화물 또는 이들의 조합 등으로 형성된다. 그러나, 당업자는 설계 또는 공정 요건에 따라 자유 층(300), 기준 층(302) 및 장벽 층(304)을 위한 다른 적절한 물질을 선택할 수 있으며, 본 개시는 이것으로 제한되지 않는다.
일부 실시예에서, MTJ(102)는 고정 층(306)을 더 포함한다. 고정 층(306)은 기준 층(302) 상에 배치될 수 있고, 기준 층(302)과의 교환 결합에 의해 기준 층(302)의 자화 방향을 고정하도록 구성된다. 일부 실시예에서, 고정 층(306)은 반강자성 물질로 형성된다. 예를 들어, 반강자성 물질은 IrMn, PtMn, NixMn1 -x(0.1 < x < 0.5)를 포함할 수 있다. 또한, 일부 실시예에서, 합성 반강자성체(synthetic antiferromagnets; SAF) 구조물(도시되지 않음)이 기준 층(302) 상에 추가 배치된다. 이들 실시예에서, SAF 구조물은 고정 층(306)과 기준 층(302) 사이에 위치할 수 있다. SAF 구조물은 기준 층(302)에서 자화 방향의 고정을 향상시킬 수 있고, 비자성 스페이서 층에 의해 분리된 반강자성 층을 포함할 수 있다. 예를 들어, 반강자성 층은 각각 코발트/백금(Co/Pt) 다층, 코발트/팔라듐(Co/Pd) 다층 등을 포함할 수 있고, 스페이서 층은 루테늄 층과 같은 것이다. 대안적인 실시예에서, MTJ(102)는 기준 층(302)에서 자화 방향을 고정하기 위한 SAF 구조물을 포함하는 반면, 고정 층(306)은 생략된다.
또한, 일부 실시예에서, MTJ(102)는 MTJ(102)의 최외곽 층(예를 들어, 최상 층)으로서 캡핑 층(308)을 더 포함한다. 기준 층(302)이 고정 층(306)에 의해 덮인 실시예에서, 캡핑 층(308)은 고정 층(306) 상에 배치될 수 있다. 캡핑 층(308)은 에칭 손상 및/또는 산화로부터 하부의 층(들)을 보호할 수 있다. 일부 실시예에 따르면, 캡핑 층(308)은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 또는 이들의 조합 등과 같은 전도성 물질로 형성된다. 대안적인 실시예에서, 캡핑 층(308)은 절연 물질로 형성된다. 절연 물질은 실질적으로 무산소일 수 있고, 실리콘 질화물을 포함할 수 있다.
도 3b를 참조하면, MTJ(102a)가 추가 자유 층(310) 및 자유 층 스페이서(312)를 더 포함한다는 점을 제외하고는, MTJ(102a)는 도 3a를 참조하여 설명된 MTJ(102)와 유사하다. 추가 자유 층(310)은 자유 층(300)과 장벽 층(304) 사이에 배치될 수 있고, 자유 층 스페이서(312)는 자유 층(300)과 추가 자유 층(310) 사이에 위치한다. 자유 층(300)과 추가 자유 층(310)의 자화 방향은 서로 맞물릴 수 있다. 다시 말해서, 자유 층(300)의 자화 방향은 추가 자유 층(310)의 자화 방향과 정렬될 수 있으며, 자유 층(300) 및 추가 자유 층(310)의 자화 방향은 동시에 변경되어야 한다. 따라서, 자유 층(300) 및 추가 자유 층(310)은 모두 프로그래밍 동작 동안 프로그래밍되어야 한다. 또한, 자유 층(300, 310)의 자화 방향이 맞물린 결과로서, 자유 층(300, 310)의 자화 방향은 MTJ(102a)가 프로그래밍되도록 선택되지 않을 때 우발적으로 전환될 가능성이 더 적을 수 있다. 따라서, MTJ(102a)는 개선된 데이터 보유 능력을 가질 수 있다. 자유 층(300)과 유사하게, 추가 자유 층(310)은 적어도 하나의 강자성 층을 포함할 수 있다. 추가 자유 층(310)을 형성하기 위한 강자성 물질은 자유 층(300)을 형성하기 위한 강자성 물질과 동일하거나 상이할 수 있으며, 본 개시는 이것으로 제한되지 않는다. 또한, 자유 층 스페이서(312)는 비자성 전도성 물질로 형성될 수 있다. 예를 들어, 비자성 전도성 물질은 텅스텐, 루테늄 또는 이들의 조합 등을 포함할 수 있다. 또한, 자유 층 스페이서(312)는 상부 자유 층(예를 들어, 추가 자유 층(310))의 예상 결정질 상(예를 들어, 체심 입방(Body-Centered Cubic; BCC) 상)과 유사하거나 동일한 결정질 상으로 형성될 수 있으며, 이러한 상부 자유 층에 대한 바람직한 성장 템플릿을 제공할 수 있다. 따라서, 이러한 상부 자유 층은 개선된 결정도로 형성될 수 있다.
도 3c를 참조하면, MTJ(102b)는 자유 층(300)과 장벽 층(304) 사이에 두 쌍의 추가 자유 층(310) 및 자유 층 스페이서(312)를 포함한다. 추가 자유 층(310) 및 자유 층 스페이서(312)의 쌍은 자유 층(300) 상에 적층될 수 있고, 장벽 층(304)에 의해 덮일 수 있다. 위에서 설명된 바와 같이, 추가 자유 층(310) 및 자유 층 스페이서(312)를 추가로 포함함으로써, MTJ(102b)는 훨씬 개선된 데이터 보유 능력을 가질 수 있다.
도 3d를 참조하면, 일부 실시예에서, 확산 장벽(314)이 SHE(104)와 MTJ 사이에 배치되며, MTJ는 도 3a를 참조하여 설명된 MTJ(102), 도 3b를 참조하여 설명된 MTJ(102a) 또는 도 3c를 참조하여 설명된 MTJ(102b)일 수 있다. 확산 장벽(314)은 자유 층(300)과 SHE(104) 사이의 상호 확산을 방지하도록 구성되며, 몰리브덴과 같은 비자성 전도성 물질로 형성될 수 있다.
도 4a 내지 도 4c는 본 개시의 일부 실시예에 따른 SHE 상에 서 있는 MTJ를 각각 도시하는 개략적인 평면도이다.
도 4a를 참조하면, 일부 실시예에서, MTJ(102)의 장축은 지향되는 기록 경로를 따른 SHE(104)의 장축과 실질적으로 정렬되거나 실질적으로 평행하다. 이들 실시예에서, MTJ(102) 내의 자유 층(300)(도 3a를 참조하여 설명됨)의 자화 방향(M)이 또한 SHE(104)의 장축과 실질적으로 정렬되거나 실질적으로 평행할 수 있다. 도 4a에 도시된 예로서, SHE(104)의 장축 및 하부 비아(206) 사이의 지향된 기록 경로는 면내 방향(D1)을 따르고, MTJ(102)의 장축 및 MTJ(102) 내의 자유 층(300)의 자화 방향(M)도 또한 면내 방향(D1)을 따른다. 면내 방향(D1)에 수직인 다른 면내 방향(D2)을 따른 MTJ(102)의 치수(W102)에 대한 면내 방향(D1)을 따른 MTJ(102)의 치수(L102)의 비율은 예를 들어 약 1.5 내지 약 5의 범위일 수 있다.
도 4b를 참조하면, 일부 실시예에서, MTJ(102)의 장축은 지향되는 기록 경로를 따른 SHE(104)의 장축과 교차(예를 들어, 수직)한다. 이들 실시예에서, MTJ(102)의 장축과 실질적으로 정렬되는 MTJ(102) 내의 자유 층(300)의 자화 방향(M')이 또한 SHE(104)의 장축과 교차(예를 들어, 수직)할 수 있다. 도 4b에 도시된 예로서, SHE(104)의 장축 및 하부 비아(206) 사이의 지향된 기록 경로는 면내 방향(D1)을 따르는 반면, MTJ(102)의 장축 및 MTJ(102) 내의 자유 층(300)의 자화 방향(M')은 면내 방향(D2)을 따른다. 면내 방향(D1)을 따른 MTJ(102)의 치수(L102)에 대한 면내 방향(D2)을 따른 MTJ(102)의 치수(W102)의 비율은, 예를 들어, 약 1.5 내지 약 5의 범위일 수 있다.
도 4c를 참조하면, 일부 실시예에서, MTJ(102)는 실질적으로 대칭 형상으로 형성된다. 이들 실시예에서, MTJ(102) 내의 자유 층(300)의 자화 방향(M")이 MTJ(102)와 접촉하는 SHE(104)의 표면에 실질적으로 수직인 면외 방향(D3)을 따를 수 있다. 또한, 면내 방향(D2)을 따른 MTJ(102)의 치수(W102)에 대한 면내 방향(D1)을 따른 MTJ(102)의 치수(L102)의 비율은 1에 가깝거나 1과 동일할 수 있다.
MTJ(102)는 SHE(104) 및 SHE(104) 상에 서 있는 MTJ의 다양한 구성을 정교화하기 위해 예시적으로 취해진 것임을 유념해야 한다. 도 3b를 참조하여 설명된 바와 같은 SHE(104) 및 MTJ(102b)는 또한 도 4a 내지 도 4c에 도시된 변형을 가질 수 있다. 유사하게, 도 3c를 참조하여 설명된 바와 같은 SHE(104) 및 MTJ(102b)는 또한 도 4a 내지 도 4c에 도시된 변형을 가질 수 있다.
도 5a 내지 도 5d는 본 개시의 일부 실시예에 따른 SHE(104)를 형성하기 위한 중간 구조물을 각각 도시하는 개략적인 단면도이다.
도 5a를 참조하면, 일부 실시예에서, SHE(104)를 형성하기 위한 방법은 공동 스퍼터링 공정을 사용하여 층(400)을 성막하는 단계를 포함한다. 성막된 상태의 층(400)은 중금속 원소 및 경전이금속 원소를 갖는 합금을 포함한다. 공동 스퍼터링 공정 동안, 중금속 원소를 포함하는 스퍼터링 타겟과 경전이금속 원소를 포함하는 다른 스퍼터링 타겟이 사용된다. 예를 들어, 스퍼터링 타겟에 대한 전력 입력을 조정함으로써, 성막된 상태의 층(400)의 조성(예를 들어, Pt/Cr 비율, Pt/V 비율 등)이 변경될 수 있다. 어닐링 공정과 같은 열처리가 SHE(104)를 형성하기 위해 성막된 상태의 층(400)에 후속적으로 수행될 수 있다. 일부 실시예에서, 열처리의 공정 온도는 250℃ 내지 450℃의 범위이고, 열처리의 공정 시간은 10분 내지 60분의 범위이다.
도 5b를 참조하면, 일부 실시예에서, SHE(104)를 형성하기 위한 방법은 제 1 스퍼터링 공정 및 제 2 스퍼터링 공정을 포함한다. 제 1 스퍼터링 공정에 의해 제 1 층(402)이 형성되고, 제 2 스퍼터링 공정에 의해 제 1 층(402) 상에 제 2 층(404)이 형성된다. 제 1 층(402) 및 제 1 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소를 포함할 수 있고, 제 2 층(404) 및 제 2 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 경전이금속 원소를 포함할 수 있다. 대안적으로, 제 1 층(402) 및 제 1 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 경전이금속 원소를 포함할 수 있고, 제 2 층(404) 및 제 2 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소를 포함할 수 있다. 제 1 및 제 2 층(402, 404)의 성막 후, 열처리(예를 들어, 어닐링 공정)가 제 1 및 제 2 층(402, 404)에 수행될 수 있어, 제 1 및 제 2 층(402, 404) 내의 중금속 원소 및 경전이금속 원소는 상호 확산되어 SHE(104)를 형성할 수 있다. 일부 실시예에서, 열처리의 공정 온도는 250℃ 내지 450℃의 범위이고, 열처리의 공정 시간은 10분 내지 60분의 범위이다. 또한, 제 2 층(404)의 두께에 대한 제 1 층(402)의 두께의 비율은 SHE(104)의 조성(예를 들어, Pt/Cr 비율, Pt/V 비율 등)을 변경하기 위해 조정될 수 있지만, 본 개시는 각각의 층(402, 404)의 두께로 제한되지 않는다.
도 5c를 참조하면, 일부 실시예에서, SHE(104)를 형성하기 위해 3개의 스퍼터링 공정이 수행된다. 제 1 스퍼터링 공정에 의해 제 1 층(406)이 형성되고, 제 2 스퍼터링 공정에 의해 제 1 층(406) 상에 제 2 층(408)이 형성되고, 제 3 스퍼터링 공정에 의해 제 2 층(408) 상에 제 3 층(410)이 형성된다. 제 1 및 제 3 층(406, 410) 및 제 1 및 제 3 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소를 포함할 수 있고, 제 2 층(408) 및 제 2 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 경전이금속 원소를 포함할 수 있다. 대안적으로, 층(406, 408, 410) 중 적어도 하나가 중금속 원소로 형성되고 층(406, 408, 410) 중 적어도 하나가 경전이금속 원소로 형성되는 한, 각각의 층(406, 408, 410) 및 대응하는 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소 또는 경전이금속 원소를 포함할 수 있다. 층(406, 408, 410)을 포함하는 적층 구조물을 형성한 후, 열처리(예를 들어, 어닐링 공정)가 적층 구조물에 수행될 수 있어, 층(406, 408, 410) 내의 중금속 원소 및 경전이금속 원소는 상호 확산되어 SHE(104)를 형성할 수 있다. 일부 실시예에서, 열처리의 공정 온도는 250℃ 내지 450℃의 범위이고, 열처리의 공정 시간은 10분 내지 60분의 범위이다. 또한, 각각의 층(406, 408, 410)의 두께는 SHE(104)의 조성(예를 들어, Pt/Cr 비율, Pt/V 비율 등)을 변경하기 위해 조정될 수 있지만, 본 개시는 각각의 층(406, 408, 410)의 두께로 제한되지 않는다.
도 5d를 참조하면, 일부 실시예에서, SHE(104)를 형성하기 위해 4개의 스퍼터링 공정이 수행된다. 제 1 스퍼터링 공정에 의해 제 1 층(412)이 형성되고, 제 2 스퍼터링 공정에 의해 제 1 층(412) 상에 제 2 층(414)이 형성되고, 제 3 스퍼터링 공정에 의해 제 2 층(414) 상에 제 3 층(416)이 형성되며, 제 4 스퍼터링 공정에 의해 제 3 층(416) 상에 제 4 층(418)이 형성된다. 제 1 및 제 3 층(412, 416) 및 제 1 및 제 3 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소를 포함할 수 있고, 제 2 및 제 4 층(414, 418) 및 제 2 및 제 4 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 경전이금속 원소를 포함할 수 있다. 대안적으로, 층(412, 414, 416, 418) 중 적어도 하나가 중금속 원소로 형성되고 층(412, 414, 416, 418) 중 적어도 하나가 경전이금속 원소로 형성되는 한, 각각의 층(412, 414, 416, 418) 및 대응하는 스퍼터링 공정에서 사용되는 스퍼터링 타겟은 중금속 원소 또는 경전이금속 원소를 포함할 수 있다. 층(412, 414, 416, 418)을 포함하는 적층 구조물을 성막한 후, 열처리(예를 들어, 어닐링 공정)가 적층 구조물에 수행될 수 있어, 층(412, 414, 416, 418) 내의 중금속 원소 및 경전이금속 원소는 상호 확산되어 SHE(104)를 형성할 수 있다. 일부 실시예에서, 열처리의 공정 온도는 250℃ 내지 450℃의 범위이고, 열처리의 공정 시간은 10분 내지 60분의 범위이다. 또한, 각각의 층(412, 414, 416, 418)의 두께는 SHE(104)의 조성(예를 들어, Pt/Cr 비율, Pt/V 비율 등)을 변경하기 위해 조정될 수 있지만, 본 개시는 각각의 층(412, 414, 416, 418)의 두께로 제한되지 않는다.
대안적으로, SHE(104)를 형성하기 위해 인터퓨즈될 초기 층으로서 더 많은 층이 형성될 수 있다. 중금속 원소/경전이금속 원소의 구배가 SHE(104)를 형성하기 위한 층의 양, 이들 각각의 초기 층의 두께 및/또는 열처리의 공정 온도/시간에 따라 달라질 수 있으나, 본 개시는 이것으로 제한되지 않는다. 또한, 위에서 언급한 공동 스퍼터링 공정 또는 각각의 스퍼터링 공정은 상온에서 수행될 수 있다. 대안적으로, 공동 스퍼터링 공정 또는 각각의 스퍼터링 공정은 상승된 온도에서 수행될 수 있다.
도 6은 본 개시의 일부 실시예에 따른 도 2를 참조하여 설명된 단위 셀(100) 중 인접한 단위 셀의 제조 방법을 도시하는 흐름도이다. 도 7a 내지 도 7l은 도 6에 도시된 제조 공정 동안의 중간 구조물을 도시하는 개략적인 단면도이다. 특히, 도 7f 내지 도 7j는 단위 셀(100) 내의 SHE(104) 및 MTJ(102)를 형성하고 패시베이션하기 위한 중간 구조물을 도시하는 개략적인 확대도이다. 도 8a 내지 도 8e는 도 7f 내지 도 7j에 도시된 중간 구조물의 개략적인 평면도이다.
도 6 및 도 7a를 참조하면, 단계(S600)가 수행되고, 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)가 기판(200)의 표면 영역 상에 형성된다. 도 1a 및 도 2를 참조하여 설명된 바와 같이, 각각의 단위 셀(100)은 기록 트랜지스터(WT) 중 하나 및 판독 트랜지스터(RT) 중 하나를 포함할 수 있다. 이들 트랜지스터가 평면형 트랜지스터인 실시예에서, 기록 트랜지스터(WT)는 기판(200)의 평면 위에 형성된 기록 워드 라인(WWL), 및 기판(200)의 얕은 영역에 형성된 소스/드레인 구조물(700)을 포함한다. 유사하게, 판독 트랜지스터(RT)는 기판(200)의 평면 위에 형성된 판독 워드 라인(RWL), 및 기판(200)의 얕은 영역에 형성된 소스/드레인 구조물(700)을 포함한다. 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 각각 게이트 유전체 층(702)에 의해 기판(200)으로부터 분리된다. 일부 실시예에서, 격리 트랜지스터(DT)는 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)와 함께 형성된다. 이들 실시예에서, 더미 워드 라인(DWL)은 기록 트랜지스터(WT)와 인접한 판독 트랜지스터(RT) 사이에 각각 형성되고, 게이트 유전체 층(702)에 의해 기판(200)으로부터 각각 분리된다.
기록 트랜지스터(WT), 판독 트랜지스터(RT) 및 격리 트랜지스터(DT)는 본 명세서에서 평면형 트랜지스터로서 설명된다는 점을 유념해야 한다. 그러나, 도 2를 참조하여 설명된 바와 같이, 기록 트랜지스터(WT), 판독 트랜지스터(RT) 및 격리 트랜지스터(DT)는 핀형 트랜지스터 또는 GAA 트랜지스터로서 대안적으로 형성될 수 있고, 기록 트랜지스터(WT), 판독 트랜지스터(RT) 및 격리 트랜지스터(DT) 내의 소자의 구조물은 그에 따라 수정될 수 있다.
도 6 및 도 7b를 참조하면, 단계(S602)가 수행되고, 유전체 층(704) 및 콘택 플러그(202)가 현재 구조물 상에 형성된다. 유전체 층(704)은 기록 트랜지스터(WT), 판독 트랜지스터(RT) 및 격리 트랜지스터(DT)를 덮을 수 있다. 콘택 플러그(202)는 유전체 층(704)을 관통하여 소스/드레인 구조물(700)과의 전기적 연결을 확립할 수 있다. 일부 실시예에서, 유전체 층(704) 및 콘택 플러그(202)는 다마신 공정(예를 들어, 단일 다마신 공정)에 의해 형성된다.
도 6 및 도 7c를 참조하면, 단계(S604)가 수행되고, 유전체 층(706), 소스 라인(SL), 및 랜딩 패드(204)가 유전체 층(704) 상에 형성된다. 유전체 층(706)은 소스 라인(SL) 및 랜딩 패드(204)를 측방향으로 둘러쌀 수 있고, 소스 라인(SL) 및 랜딩 패드(204)는 콘택 플러그(202)와 중첩되어 이에 전기적으로 연결된다. 한 쌍의 소스 라인(SL) 및 랜딩 패드(204)는 콘택 플러그(202)를 통해 각각의 기록 트랜지스터(WT)의 소스/드레인 구조물(700)에 연결된다. 유사하게, 한 쌍의 소스 라인(SL) 및 랜딩 패드(204)는 콘택 플러그(202)를 통해 각각의 판독 트랜지스터(RT)의 소스/드레인 구조물(700)에 연결된다. 일부 실시예에서, 유전체 층(706), 소스 라인(SL) 및 랜딩 패드(204)를 형성하기 위한 방법은 다마신 공정을 포함한다.
도 6 및 도 7d를 참조하면, 단계(S606)가 수행되고, 유전체 층(708) 및 하부 비아(206)가 유전체 층(706) 상에 형성된다. 하부 비아(206)는 유전체 층(708)을 관통하여 랜딩 패드(204)와의 전기적 연결을 확립할 수 있다. 이러한 방식으로, 각각의 기록 트랜지스터(WT)의 소스/드레인 구조물(700) 중 하나는 소스 라인(SL)에 연결되고, 다른 하나는 랜딩 패드(204)와 콘택 플러그(202)를 통해 하부 비아(206)에 연결된다. 유사하게, 각각의 판독 트랜지스터(RT)의 소스/드레인 구조물(700) 중 하나는 소스 라인(SL)에 연결되고, 다른 하나는 랜딩 패드(204)와 콘택 플러그(202)를 통해 하부 비아(206)에 연결된다. 일부 실시예에서, 유전체 층(708) 및 하부 비아(206)를 형성하기 위한 방법은 다마신 공정(예를 들어, 단일 다마신 공정)을 포함한다.
도 6 및 도 7e를 참조하면, 단계(S608)가 수행되고, 스핀 홀 물질 층(710)이 유전체 층(708) 상에 전체적으로 형성된다. 스핀 홀 물질 층(710)은 도 1a 및 도 2를 참조하여 설명된 바와 같이 SHE(104)를 형성하도록 패턴화될 것이며, 중금속 원소와 경전이금속 원소를 갖는 합금으로 형성된다. 도 5a 내지 도 5d를 참조하여 설명된 바와 같이, 스핀 홀 물질 층(710)을 형성하는 방법은 단일 공동 스퍼터링 공정 또는 다수의 스퍼터링 공정을 포함할 수 있고, 후속 열처리를 포함할 수 있다.
이후, 단계(S610)가 수행되고, 다층 구조물(712)이 스핀 홀 물질 층(710) 상에 형성된다. 다층 구조물(712)은 도 1a 및 도 2를 참조하여 설명된 바와 같이 MTJ(102)를 형성하도록 패턴화될 것이다. 일부 실시예에서, 다층 구조물(712)을 형성하기 위한 방법은 스퍼터링 공정, 공동 스퍼터링 공정 또는 이들의 조합과 같은 다수의 성막 공정을 포함한다.
또한, 다층 구조물(712)을 형성하기 전에, 장벽 물질 층(도시되지 않음)이 스핀 홀 물질 층(710) 상에 선택적으로 형성될 수 있고, 다층 구조물(712)의 패턴화와 함께 도 3d를 참조하여 설명된 바와 같이 확산 장벽(314)을 형성하도록 패턴화될 수 있다. 일부 실시예에서, 장벽 물질 층을 형성하는 방법은 스퍼터링 공정 또는 공동 스퍼터링 공정을 포함한다.
이하에서 설명되는 MTJ(102) 및 다층 구조물(712)은 일부 실시예에 따라 단위 셀(100)을 형성하기 위한 제조 공정을 정교화하기 위해서만 취해진 것임을 유념해야 한다. 단위 셀(100)이 도 3b를 참조하여 설명된 MTJ(102a) 또는 도 3c를 참조하여 설명된 MTJ(102b)를 사용하는 대안적인 실시예에서, 다층 구조물(712)보다는 대응하는 다층 구조물이 현재 단계에서 스핀 홀 물질 층(710) 상에 형성될 수 있다.
도 6, 도 7f 및 도 8a를 참조하면, 단계(S612)가 수행되고, 마스크 패턴(PR1)이 다층 구조물(712) 상에 형성된다. 마스크 패턴(PR1)은 분리된 부분을 가질 수 있다. 마스크 패턴(PR1)의 각 부분은 후속적으로 형성되는 SHE(104)의 경계를 정의하도록 구성되고, 각각의 단위 셀(100) 내의 한 쌍의 하부 비아(206)와 중첩된다. 일부 실시예에서, 마스크 패턴(PR1)은 포토레지스트 패턴이며, 리소그래피 공정에 의해 형성될 수 있다.
도 6, 도 7g 및 도 8b를 참조하면, 단계(S614)가 수행되고, 스핀 홀 물질 층(710) 및 다층 구조물(712)은 마스크 패턴(PR1)을 사용하여 패턴화된다. 스핀 홀 물질 층(710)은 SHE(104)를 형성하도록 패턴화된다. 패턴화된 다층 구조물(712')이 형성되고, MTJ(102)를 형성하도록 추가 패턴화될 것이다. 현재, 패턴화된 다층 구조물(712')의 경계는 SHE(104)의 경계와 실질적으로 정렬되고, 후속 패턴화 공정에서 측방향으로 리세스될 수 있다. 하나 이상의 에칭 공정(예를 들어, 이방성 에칭 공정)이 현재 패턴화 공정에 사용될 수 있다. 마스크 패턴(PR1)은 에칭 공정 동안 섀도우 마스크로 기능할 수 있다. 또한, 마스크 패턴(PR1)은 에칭 공정 후, 예를 들어, 스트립핑 공정 또는 애싱 공정에 의해 제거될 수 있다.
도 6, 도 7h 및 도 8c를 참조하면, 단계(S616)가 수행되고, 마스크 패턴(PR2)이 패턴화된 다층 구조물(712') 상에 형성된다. 마스크 패턴(PR2)은 분리된 부분을 가질 수 있다. 마스크 패턴(PR2)의 각 부분은 후속적으로 형성되는 MTJ(102)의 경계를 정의하도록 구성되고, 각각의 단위 셀(100) 내의 한 쌍의 하부 비아(206) 사이에 위치된다. 일부 실시예에서, 마스크 패턴(PR2)은 포토레지스트 패턴이며, 리소그래피 공정에 의해 형성될 수 있다.
도 6, 도 7i 및 도 8d를 참조하면, 단계(S618)가 수행되고, 다층 구조물(712')은 MTJ(102)를 형성하도록 추가 패턴화된다. MTJ(102)의 다운 스케일링에 따라, MTJ(102)의 경계는 마스크 패턴(PR2)의 경계와 완전히 중첩되지 않을 수 있다. 예를 들어, 마스크 패턴(PR2)은 직사각형 경계를 가질 수 있지만, MTJ(102)는 마스크 패턴(PR2)의 직사각형 경계로부터 측방향으로 리세스된 타원 경계를 가질 수 있다. 하나 이상의 에칭 공정(예를 들어, 이방성 에칭 공정)이 현재 패턴화 공정에 사용될 수 있다. 마스크 패턴(PR2)은 에칭 공정 동안 섀도우 마스크로 기능할 수 있다. 또한, 마스크 패턴(PR2)은 에칭 공정 후, 예를 들어, 스트립핑 공정 또는 애싱 공정에 의해 제거될 수 있다.
도 6, 도 7j 및 도 8e를 참조하면, 단계(S620)가 수행되고, 패시베이션 층(714)이 현재 구조물 상에 형성된다. 일부 실시예에서, 패시베이션 층(714)은 전체적으로 성막되고, 유전체 층(708), SHE(104) 및 MTJ(102)는 패시베이션 층(714)에 의해 덮인다. 또한, 일부 실시예에서, 패시베이션 층(714)은 유전체 층(708), SHE(104) 및 MTJ(102) 상에 등각으로 확산된다. 패시베이션 층(714)은 절연 물질, 예를 들어, SiOx 또는 SiOxFyHz와 같은 저유전율 물질로 형성될 수 있다. 또한, 일부 실시예에서, 패시베이션 층(714)을 형성하기 위한 방법은 화학 기상 증착(chemical vapor deposition; CVD) 공정과 같은 성막 공정을 포함한다.
도 6 및 도 7k를 참조하면, 단계(S622)가 수행되고, 유전체 층(716) 및 상부 비아(208)가 패시베이션 층(714) 상에 형성된다. 패시베이션 층(714)이 유전체 층(716)에 의해 완전히 덮일 수 있도록 유전체 층(716)은 패시베이션 층(714)의 최상면보다 높은 높이로 형성될 수 있다. 한편, 상부 비아(208)는 유전체 층(716)의 상부 표면으로부터 패시베이션 층(714)을 통해 MTJ(102)의 상부 표면으로 연장된다. 일부 실시예에서, 유전체 층(716) 및 상부 비아(208)를 형성하기 위한 방법은 다마신 공정(예를 들어, 단일 다마신 공정)을 포함한다.
도 6 및 도 7l을 참조하면, 단계(S624)가 수행되고, 유전체 층(718) 및 비트 라인(BL)이 유전체 층(716) 상에 형성한다. 유전체 층(718)은 비트 라인(BL)을 측방향으로 둘러싼다. 비트 라인(BL)은 상부 비아(208)와 중첩되고 이에 전기적으로 연결된다. 일부 실시예에서, 유전체 층(718) 및 비트 라인(BL)을 형성하는 방법은 다마신 공정(예를 들어, 단일 다마신 공정)을 포함한다. 대안적인 실시예에서, 유전체 층(716, 718), 상부 비아(208) 및 비트 라인(BL)은 이중 다마신 공정에 의해 형성된다.
여기까지, 도 2를 참조하여 각각 설명한 단위 셀(100)이 형성된다. 도 7a 내지 도 7l 및 도 8a 내지 도 8e를 참조하여 설명된 일부 요소(예를 들어, 유전체 층(704, 706, 708, 716, 718) 및 패시베이션 층(714))는 도 2의 예시에서 생략되었음을 유념해야 한다. SHE(104) 및 MTJ(102)가 BEOL 구조물(BE)의 바닥으로부터 제 1 및 제 2 금속화 층 사이에 형성되는 것으로 설명되지만, SHE(104) 및 MTJ(102)는 BEOL 구조물(BE)에서 수직으로 인접한 다른 금속화 층 사이에 대안적으로 형성될 수 있고, SHE(104) 및 MTJ(102)를 라우팅하기 위해 BEOL 구조물(BE)에 더 많은 전도성 피처가 형성될 수 있다. 또한, 디바이스 웨이퍼를 형성하기 위해 추가적인 BEOL 공정이 수행될 수 있다. 또한, 디바이스 웨이퍼는 패키징 공정을 거쳐 복수의 반도체 패키지를 형성할 수 있다.
도 9는 본 개시의 일부 실시예에 따른 메모리 어레이(90)를 도시하는 회로도이다.
도 9를 참조하면, 도 1a를 참조하여 설명한 메모리 어레이(10)와 유사하게, 메모리 어레이(90)는 행 및 열을 따라 배열된 복수의 단위 셀(900)을 포함한다. 각 행의 단위 셀(900)은 X 방향을 따라 배열될 수 있고, 각 열의 단위 셀(900)은 Y 방향을 따라 배열될 수 있다. 또한, 각 열의 단위 셀(900)은 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)에 결합되고, 각 행의 단위 셀(900)은 비트 라인(BL) 및 소스 라인(SL)에 결합된다. 도시되지는 않았지만, 도 1a를 참조하여 설명된 바와 같이, 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)은 워드 라인 드라이버 회로에 결합될 수 있고, 비트 라인(BL)은 비트 라인 드라이버 회로에 결합될 수 있으며, 소스 라인(SL)은 전류 소스 회로에 결합될 수 있다.
단위 셀(900)은 MTJ(902) 및 MTJ(902)의 자유 층과 접촉하는 SHE(904)를 포함한다. 도 10을 참조하여 설명되는 바와 같이, MTJ(902) 및 SHE(904)의 적층 순서는 도 2를 참조하여 설명된 MTJ(102) 및 SHE(104)의 적층 순서와 상이할 수 있다. 또한, 일부 실시예에서, SHE(904)는 선택기(S)를 통해 기록 워드 라인(WWL)에 결합되는 한편, 선택기 또는 트랜지스터 없이 판독 워드 라인(RWL)에 결합된다. 더욱이, 일부 실시예에서, MTJ(902)는 판독 트랜지스터(RT)를 통해 비트 라인(BL)에 결합된다.
선택기(S)는 한 쌍의 전극과 전극 사이에 끼워진 스위칭 층으로 형성된 2단자 스위칭 디바이스이다. 전극 양단에 충분한 바이어스가 설정되면, 선택기(S)는 턴온되고 선택기를 통해 전류가 흐를 수 있다. 한편, 선택기(S)가 바이어싱되지 않거나 바이어스 전압이 충분하지 않으면, 선택기(S)는 오프 상태가 되어 전류는 선택기(S)를 통해 흐르지 못하게 차단될 수 있다. 이러한 방식으로, SHE(904)와 기록 워드 라인(WWL) 사이의 결합은 선택기(S)에 의해 제어될 수 있다. 일부 실시예에서, 선택기(S)는 지수 유형 선택기 또는 임계값 유형 선택기일 수 있다. 지수 I-V 곡선은 지수 유형 선택기에서 관찰될 수 있는 반면, "스냅백" I-V 곡선은 임계값 유형 선택기에서 관찰될 수 있다. 예를 들어, 지수 유형 선택기는 금속-절연체-금속(Metal-Insulator-Metal; MIM) 기반 선택기일 수 있고, 임계값 유형 선택기는 임계값 스위칭 선택기, 예를 들어, OTS(Ovonic Threshold Switching) 선택기, MIT(Metal-Insulator-Transition) 선택기, FAST(Field Assist SuperLinear Threshold) 선택기, MIEC(Mixed Ionic-Electron Conduction) 선택기 등일 수 있다. 일부 실시예에서, 선택기 물질 층으로도 지칭되는 선택기(S)의 스위칭 층은 SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx 또는 이들의 적절한 조합 등을 포함하는 물질로 제조되며, 여기서 x, y 및 z는 비화학량론적 값이다. 일부 실시예에서, 선택기 물질 층은 산소 결핍 전이금속 산화물을 포함한다. 특정 실시예에서, 선택기 물질 층은 HfOx를 포함하는 물질로 제조되며, 여기서 0 < x < 2이다. 일부 실시예에서, 선택기 물질 층의 두께는 약 2nm 내지 약 20nm의 범위에 있고, 다른 실시예에서는 약 5nm 내지 약 15nm의 범위에 있다.
프로그래밍 동작 동안, 선택된 단위 셀(900)의 선택기(S)는 턴온된다. 선택된 단위 셀(900)에 결합된 소스 라인(SL)과 기록 워드 라인(WWL) 사이의 전압차를 설정함으로써, 기록 전류(WP)가 선택된 기록 워드 라인(WWL)으로부터 선택기(S)와 SHE(904)를 통해, 선택된 소스 라인(SL)으로 흐를 수 있고, 그 반대도 마찬가지이다. 스핀 궤도 상호 작용의 결과로서, SHE(904)를 통해 흐르는 기록 전류(WP)는 MTJ(902) 상에 SOT를 유도할 수 있고, 따라서 MTJ(902)는 프로그래밍될 수 있다. 한편, 선택된 단위 셀(900)의 판독 트랜지스터(RT)는 선택되지 않은 단위 셀(900)의 선택기(S) 및 판독 트랜지스터와 함께 오프 상태로 유지될 수 있다.
판독 동작 동안, 선택된 단위 셀(900)의 판독 트랜지스터(RT)는 턴온된다. 선택된 단위 셀(900)에 결합된 소스 라인(SL)과 비트 라인(BL) 사이의 전압차를 설정함으로써, 판독 전류(RP)가 선택된 소스 라인(SL)으로부터 SHE(904), MTJ(902) 및 판독 트랜지스터(RT)를 통해, 선택된 비트 라인(BL)으로 흐를 수 있고, 그 반대도 마찬가지이다. 스핀 궤도 결합 효과로 인해, MTJ(902)의 상이한 자화 방향(즉, 평행 상태 및 반평행 상태)은 MTJ(902)의 상이한 전기 저항을 초래할 수 있고, 판독 전류(RP)의 값 또는 MTJ(902) 양단의 전압 강하의 값에 영향을 미칠 수 있다. 따라서, MTJ(902)에 저장된 비트 데이터는 판독될 수 있다. 한편, 선택된 단위 셀(900)의 선택기(S)는 비선택된 단위 셀(900)의 선택기 및 판독 트랜지스터(RT)와 함께 오프 상태로 유지된다.
도 10은 본 개시의 일부 실시예에 따른 도 9에 도시된 메모리 어레이(90) 내의 단위 셀(900) 중 인접한 단위 셀을 도시하는 개략적인 3차원 도면이다. 도 10에 도시된 단위 셀(900)의 구조물은 도 2를 참조하여 설명된 단위 셀(100)의 구조물과 유사하다. 단위 셀(100, 900) 간의 차이점에 대해서만 설명하고, 단위 셀(100, 900)의 동일하거나 유사한 부분은 다시 반복하지 않을 수 있다.
도 10을 참조하면, FEOL 구조물(FE)은 도 2를 참조하여 설명된 기록 트랜지스터(WT)를 더 이상 포함하지 않을 수 있다. 또한, 판독 트랜지스터(RT)에 결합된 비트 라인(BL)은 랜딩 패드(204)와 함께 BEOL 구조물(BE)의 하부 금속화 층의 일부일 수 있다. 비트 라인(BL) 및 랜딩 패드(204)는 콘택 플러그(202)를 통해 판독 트랜지스터(RT)의 소스 및 드레인 단자에 연결될 수 있다. 비아(1000)가 각각 랜딩 패드(204) 상에 서 있을 수 있다. 일부 실시예에서, 다른 금속화 층의 랜딩 패드(1002)가 비아(1000) 상에 배치된다. 랜딩 패드(1002)는 비아(1000)와 중첩되고 이에 전기적으로 연결된다.
일부 실시예에 따르면, MTJ(902)는 SHE(904) 위에 서 있는 것이 아니라 SHE(904) 아래에서 SHE(904)와 접촉한다. 이들 실시예에서, MTJ(902)는 랜딩 패드(1002) 상에 서 있을 수 있고, SHE(904)는 MTJ(902) 상에 놓여 있을 수 있다. MTJ(902)는 도 3a를 참조하여 설명된 MTJ(102)의 층, 도 3b를 참조하여 설명된 MTJ(102a)의 층 또는 도 3c를 참조하여 설명된 MTJ(102b)의 층을 포함할 수 있지만, 역 적층 순서일 수 있다. 다시 말해서, 자유 층(300)은 MTJ(902)에서 상부 층일 수 있는 반면, 캡핑 층(308)은 MTJ(902)에서 하부 층일 수 있다. 한편, SHE(904)가 MTJ(902) 상에 놓여 있다는 점을 제외하고는, SHE(904)는 도 1a, 도 2를 참조하여 설명된 SHE(104)와 동일할 수 있다. 일부 실시예에서, 도 3d를 참조하여 설명된 확산 장벽(314)이 또한 MTJ(902)와 SHE(904) 사이에 배치될 수 있다. 또한, 비아(1004)가 SHE(904) 상에 서 있을 수 있고, 랜딩 패드(1006) 및 소스 라인(SL)이 비아(1004)를 덮고 이에 전기적으로 연결된다. 각각의 SHE(904)는 비아(1004)를 통해 소스 라인(SL) 중 하나 및 랜딩 패드(1006) 중 하나에 연결될 수 있다.
선택기(S)는 랜딩 패드(1006) 상에 배치될 수 있다. 일부 실시예에서, 선택기(S)는 하부 비아(1008), 하부 비아(1008)와 중첩하는 상부 비아(1010), 및 하부 비아(1008)와 상부 비아(1010) 사이에 놓인 스위칭 층(1012)을 포함한다. 이들 실시예에서, 선택기(S)는 공통 스위칭 층(1012)을 공유한다. 스위칭 층(1012)의 물질은 바이어스될 때 전자가 스위칭 층(1012)을 통해 최단 거리를 가로질러 흐를 수 있고 이웃하는 단위 셀(900)로는 흐르지 않도록 선택될 수 있다. 다시 말해서, 바이어싱은 스위칭 층(1012)이 이웃하는 단위 셀(900)까지 측방향으로 연장되더라도 바이어싱이 수직 방향으로만 유효하여 전자가 수직 방향(예를 들어, 상부 비아(1010)로부터 하부 비아(1008)로, 또는 그 반대로)을 따라 스위칭 층(1012)을 통해 흐를 수 있도록 하는 국부적 효과를 갖는다. 예를 들어, 스위칭 층(1012)은 하프늄 산화물을 포함하는 물질로 형성될 수 있고, Cu, Al, N, P, S, Si, Zr, Gd, Ti, La, Ti 또는 이들의 조합 등으로 도핑될 수 있다. 더욱이, 기록 워드 라인(WWL)은 상부 비아(1010) 중 하나에 각각 놓여 있을 수 있다. 일부 실시예에서, 선택기 물질 층으로도 지칭되는 스위칭 층(1012)은 SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx 또는 이들의 적절한 조합 등을 포함하는 물질로 제조되며, 여기서 x, y 및 z는 비화학량론적 값이다. 일부 실시예에서, 선택기 물질 층은 산소 결핍 전이금속 산화물을 포함한다. 특정 실시예에서, 선택기 물질 층은 HfOx를 포함하는 물질로 제조되며, 여기서 0 < x < 2이다. 일부 실시예에서, 선택기 물질 층의 두께는 약 2nm 내지 약 20nm의 범위에 있고, 다른 실시예에서는 약 5nm 내지 약 15nm의 범위에 있다.
기록 트랜지스터(WT)를 대체하기 위해 BEOL 구조물(BE)에 통합된 선택기(S)를 사용함으로써, 각각의 단위 셀(900)의 풋프린트 영역이 상당히 감소될 수 있다. 따라서, 메모리 어레이(90)의 저장 밀도를 효과적으로 증가시킬 수 있다. 또한, MTJ(902) 위에 SHE(904)를 배치함으로써, MTJ(902)에 대한 성장 템플릿으로서 시드 층(도시되지 않음) 물질이 프로그래밍 동작에 사용되는 스핀 궤도 상호 작용에 영향을 미치지 않으면서 보다 유연하게 선택될 수 있다. 따라서, MTJ(902) 내의 층은 개선된 결정 특성을 가질 수 있고, MTJ(902)의 터널링 자기 저항(TMR)이 향상될 수 있다.
도 11은 본 개시의 일부 실시예에 따른 도 10을 참조하여 설명된 단위 셀(900) 중 인접한 단위 셀의 제조 방법을 도시하는 흐름도이다. 도 12a 내지 도 12l은 도 11에 도시된 제조 공정 동안의 중간 구조물을 도시하는 개략적인 단면도이다.
도 11 및 도 12a 내지 도 12l에 도시된 제조 공정은 도 6 및 도 7a 내지 도 7l을 참조하여 설명된 제조 공정과 유사하므로, 이들 제조 공정 간의 차이점만 설명된다는 점을 유념해야 한다. 이러한 제조 공정에서 동일하거나 유사한 부분은 다시 반복되지 않을 수 있으며, 동일하거나 유사한 요소는 동일하게 라벨링될 수 있다. 예를 들어, 유사한/동일한 부분은 유전체 층 및 유전체 층 내의 전도성 피처(예를 들어, 콘택 플러그, 랜딩 패드 및 비아)를 형성하기 위해 단일 다마신 공정, 이중 다마신 공정 또는 이들의 조합을 사용하는 것을 포함할 수 있다.
도 11 및 도 12a를 참조하면, 단계(S1100)가 수행되고, 판독 트랜지스터(RT)가 기판(200)의 표면 영역 상에 형성된다. 일부 실시예에서, 격리 트랜지스터(DT)는 판독 트랜지스터(RT)와 함께 형성된다. 이들 실시예에서, 더미 워드 라인(DWL)은 인접한 판독 트랜지스터(RT) 사이에 각각 형성된다.
도 11 및 도 12b를 참조하면, 단계(S1102)가 수행되고, 유전체 층(704) 및 콘택 플러그(202)가 현재 구조물 상에 형성된다. 콘택 플러그(202)는 유전체 층(704)을 관통하여 판독 트랜지스터(RT)의 소스/드레인 구조물(700)과의 전기적 연결을 확립한다.
도 11 및 도 12c를 참조하면, 단계(S1104)가 수행되고, 유전체 층(706), 비트 라인(BL), 및 랜딩 패드(204)가 유전체 층(704) 상에 형성된다. 비트 라인(BL) 및 랜딩 패드(204)는 유전체 층(706)에 의해 측방향으로 둘러싸인다. 각각의 판독 트랜지스터(RT)의 소스/드레인 구조물(700)은 콘택 플러그(202)를 통해 랜딩 패드(204) 중 하나와 비트 라인(BL) 중 하나에 연결된다. 이하에서는 달리 도시되지만, 도 9를 참조하여 설명된 바와 같이 동일한 행의 인접한 판독 트랜지스터(RT)는 동일한 비트 라인(BL)에 결합될 수 있다.
도 11 및 도 12d를 참조하면, 단계(S1106)가 수행되고, 유전체 층(1200, 1202), 비아(1000), 및 랜딩 패드(1002)가 유전체 층(706) 상에 형성된다. 유전체 층(1202)은 유전체 층(1200) 상에 적층된다. 비아(1000)는 유전체 층(1200)을 통해 연장되어 유전체 층(706) 내의 하부의 랜딩 패드(204)에 도달하여 랜딩 패드(204)와의 전기적 연결을 확립한다. 랜딩 패드(1002)는 유전체 층(1202)에 의해 측방향으로 둘러싸이고, 각각 비아(1000)와 중첩되며 이에 전기적으로 연결된다.
도 11 및 도 12e를 참조하면, 단계(S1108)가 수행되고, 다층 구조물(1204)이 유전체 층(1202) 상에 형성된다. 다층 구조물(1204)은 도 9 및 도 10을 참조하여 설명된 MTJ(902)를 형성하도록 패턴화될 것이다. 일부 실시예에서, 다층 구조물(1204)을 형성하기 위한 방법은 스퍼터링 공정, 공동 스퍼터링 공정 또는 이들의 조합과 같은 다수의 성막 공정을 포함한다.
일부 실시예에서, 다층 구조물(1204)의 형성 전에, 전극 층(1206)이 유전체 층(1202) 상에 미리 형성된다. 이들 실시예에서, 전극 층(1206)은 후속 단계에서 다층 구조물(1204)과 함께 패턴화될 수 있다. 전극 층(1206)을 형성하는 방법은 스퍼터링 공정 또는 공동 스퍼터링 공정을 포함할 수 있다.
도 11 및 도 12f를 참조하면, 단계(S1110)가 수행되고, 다층 구조물(1204)은 MTJ(902)를 형성하도록 패턴화된다. 이러한 패턴화는 리소그래피 공정 및 하나 이상의 에칭 공정을 포함할 수 있다. 다층 구조물(1204)의 형성 전에 전극 층(1206)이 유전체 층(1202) 상에 미리 형성된 실시예에서, 전극 층(1206)은 전극(1208)을 형성하기 위해 다층 구조물(1204)과 함께 패턴화될 수 있다.
도 11 및 도 12g를 참조하면, 단계(S1112)가 수행되고, 유전체 층(1210)이 MTJ(902)를 측방향으로 둘러싸도록 형성된다. 유전체 층(1210)을 형성하는 방법은 성막 공정(예를 들어, CVD 공정) 및 평탄화 공정(예를 들어, 연마 공정, 에칭 공정 또는 이들의 조합)을 포함할 수 있다.
도 11 및 도 12h를 참조하면, 단계(S1114)가 수행되고, 유전체 층(1212) 및 SHE(904)가 유전체 층(1210) 상에 형성된다. SHE(904)는 유전체 층(1212)에 의해 측방향으로 둘러싸인다. 일부 실시예에 따르면, 유전체 층(1212)을 형성하는 방법은 유전체 층(1210) 및 MTJ(902) 상에 유전체 물질 층을 형성하는 단계를 포함할 수 있다. 이어서, 리소그래피 공정 및 에칭 공정을 통해 유전체 물질 층을 패턴화하여 개구가 있는 유전체 층(1212)을 형성할 수 있다. 그 후, 스핀 홀 물질 층이 유전체 층(1212) 상에 형성될 수 있고, 유전체 층(1212)의 개구를 충전할 수 있다. 도 5a 내지 도 5d를 참조하여 설명된 바와 같이, 스핀 홀 물질 층을 형성하는 방법은 단일 공동 스퍼터링 공정 또는 다수의 스퍼터링 공정을 포함할 수 있고, 후속 열처리를 포함할 수 있다. 또한, 유전체 층(1212) 위의 스핀 홀 물질 층 부분을 제거하기 위해 평탄화 공정이 수행될 수 있다. 스핀 홀 물질 층의 나머지 부분은 SHE(904)를 형성할 수 있다.
도 11 및 도 12i를 참조하면, 단계(S1116)가 수행되고, 유전체 층(1214, 1216), 비아(1004), 소스 라인(SL), 및 랜딩 패드(1006)가 유전체 층(1212) 상에 형성된다. 유전체 층(1216)은 유전체 층(1214) 상에 적층된다. 비아(1004)는 유전체 층(1214)을 관통하여 유전체 층(1212) 내의 SHE(904)에 도달하여 SHE(904)와의 전기적 연결을 확립한다. 랜딩 패드(1006) 및 소스 라인(SL)은 유전체 층(1216)에 의해 측방향으로 둘러싸이고, 비아(1004)와 중첩되며 이에 전기적으로 연결된다. 각각의 SHE(904)는 비아(1004)를 통해 소스 라인(SL) 중 하나 및 랜딩 패드(1006) 중 하나에 전기적으로 연결될 수 있다. 이하에서 달리 도시되지만, 도 9를 참조하여 설명된 바와 같이, 동일한 행의 인접한 판독 트랜지스터(RT)는 동일한 소스 라인(SL)에 결합될 수 있음을 유념해야 한다.
도 11 및 도 12j를 참조하면, 단계(S1118)가 수행되고, 유전체 층(1218) 및 선택기(S)의 하부 비아(1008)가 유전체 층(1216) 상에 형성된다. 하부 비아(1008)는 유전체 층(1218)을 관통하여 랜딩 패드(1216)에 도달하여 랜딩 패드(1216)와의 전기적 연결을 확립한다.
도 11 및 도 12k를 참조하면, 단계(S1120)가 수행되고, 선택기(S)의 스위칭 층(1012)이 유전체 층(1218) 상에 형성된다. 일부 실시예에 따르면, 스위칭 층(1012)은 유전체 층(1218) 상에 전체적으로 형성된다. 일부 실시예에서, 스위칭 층(1012)을 형성하기 위한 방법은 CVD 공정 또는 물리 기상 증착(physical vapor deposition; PVD) 공정과 같은 성막 공정을 포함한다.
도 11 및 도 12l을 참조하면, 단계(S1122)가 수행되고, 유전체 층(1220, 1222), 선택기(S)의 상부 비아(1010), 및 기록 워드 라인(WWL)이 스위칭 층(1012) 상에 형성된다. 유전체 층(1222)은 유전체 층(1220) 상에 적층된다. 상부 비아(1010)는 유전체 층(1220)을 관통하여 스위칭 층(1012)에 도달하고, 하부 비아(1008)와 중첩할 수 있다. 기록 워드 라인(WWL)은 유전체 층(1222)에 의해 측방향으로 둘러싸이고, 상부 비아(1010)와 중첩되며 이에 전기적으로 연결된다.
여기까지, 도 10을 참조하여 각각 설명한 단위 셀(900)이 형성된다. 도 12a 내지 도 12l을 참조하여 설명된 일부 요소(예를 들어, 유전체 층(704, 706, 1200, 1202, 1210, 1212, 1214, 1216, 1218) 및 패시베이션 층(1208))는 도 10의 예시에서 생략되었음을 유념해야 한다. SHE(904) 및 MTJ(902)가 BEOL 구조물(BE)의 바닥으로부터 제 2 및 제 3 금속화 층 사이에 형성되는 것으로 설명되지만, SHE(904) 및 MTJ(902)는 BEOL 구조물(BE)에서 수직으로 인접한 다른 금속화 층 사이에 대안적으로 형성될 수 있고, SHE(904) 및 MTJ(902)를 라우팅하기 위해 BEOL 구조물(BE)에 더 많거나 더 적은 전도성 피처가 형성될 수 있다. 또한, 디바이스 웨이퍼를 형성하기 위해 추가적인 BEOL 공정이 수행될 수 있다. 또한, 디바이스 웨이퍼는 패키징 공정을 거쳐 복수의 반도체 패키지를 형성할 수 있다.
SHE(104) 상에 서 있는 MTJ(102)를 포함하는 제 1 유형 저장 소자가 FEOL 구조물(FE) 내의 기록 트랜지스터(WT) 및 판독 트랜지스터(RT)에 의해 구동되는 것으로 설명되고(도 2에 도시됨), SHE(904) 아래에서 접촉하는 MTJ(902)를 포함하는 제 2 유형 저장 소자가 FEOL 구조물(FE) 내의 판독 트랜지스터(RT) 및 BEOL 구조물(BE) 내의 선택기(S)에 의해 구동되는 것으로 설명되지만(도 10에 도시됨), 제 1 유형 저장 소자는 대안적으로 트랜지스터와 선택기의 조합에 의해 구동될 수 있고, 제 2 유형 저장 소자는 대안적으로 2개의 트랜지스터에 의해 구동될 수 있음을 유념해야 한다. 제 1 유형 저장 소자 및 제 2 유형 저장 소자에 대해 다른 구동 방식이 또한 이용 가능할 수 있고, 드라이버와 저장 소자 사이의 라우팅은 그에 따라 수정될 수 있다. 본 개시는 저장 소자의 구동 방식으로 제한되지 않는다.
이와 같이, 본 개시의 실시예에 따른 SOT-MRAM은 적어도 하나의 중금속 원소와 적어도 하나의 경전이금속 원소를 포함하는 합금으로 형성된 SHE를 사용한다. 중금속 원소는 5d 금속 원소로부터 선택될 수 있는 반면, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 원자가 전자(들)를 갖는 전이금속 원소로부터 선택될 수 있다. 이러한 SHE는 높은 스핀 홀 각도와 낮은 전기 저항을 나타낸다. 높은 스핀 홀 각도의 결과로서, SHE를 가로질러 제공된 면내 전하 전류에서 스핀 홀 효과로 인해 유도된 수직 스핀 전류로의 변환이 매우 효율적이다. 한편, 낮은 전기 저항의 결과로서, SHE의 션트 비율이 낮아지고, 면내 전하 전류의 더 많은 부분이 스핀 전류 생성을 위한 변환에 기여할 수 있다. 따라서, 스핀 전류를 이용한 프로그래밍 동작의 전력 효율이 효과적으로 향상된다.
본 개시의 양태에서, 메모리 디바이스가 제공된다. 메모리 디바이스는: 자유 층, 기준 층, 및 자유 층과 기준 층 사이에 놓인 장벽 층을 포함하는 자기 터널 접합(MTJ); 및 MTJ와 접촉하고 MTJ를 프로그래밍하기 위해 전하 전류를 스핀 전류로 변환하도록 구성된 스핀 홀 전극(SHE) - SHE는 적어도 하나의 중금속 원소 및 적어도 하나의 경전이금속 원소를 포함하는 합금으로 형성되고, 중금속 원소는 5d 오비탈을 채우는 하나 이상의 원자가 전자를 갖는 금속 원소로부터 선택되고, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 하나 이상의 원자가 전자를 갖는 전이금속 원소로부터 선택됨 - 을 포함한다.
본 개시의 다른 양태에서, 메모리 디바이스가 제공된다. 메모리 디바이스는: 기판의 표면 영역 상에 형성된 기록 트랜지스터 및 판독 트랜지스터; 기록 트랜지스터 및 판독 트랜지스터 위에 놓여 있고 기록 트랜지스터의 소스/드레인 단자 및 판독 트랜지스터의 소스/드레인 단자에 전기적으로 연결된 SHE - SHE는 적어도 하나의 중금속 원소 및 적어도 하나의 경전이금속 원소를 포함하는 합금으로 형성되고, 중금속 원소는 5d 오비탈을 채우는 하나 이상의 원자가 전자를 갖는 금속 원소로부터 선택되고, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 하나 이상의 원자가 전자를 갖는 전이금속 원소로부터 선택됨 - ; SHE 상에 서 있고 제 1 단자에 의해 SHE와 접촉하는 MTJ; 및 MTJ의 제 2 단자에 결합된 비트 라인을 포함한다.
본 개시의 또 다른 양태에서, 메모리 디바이스가 제공된다. 메모리 디바이스는: 기판의 표면 영역 상에 형성되고, 기판 상에서 연장되는 판독 워드 라인을 포함하는 판독 트랜지스터; 판독 워드 라인 위에 놓여 있고 판독 트랜지스터의 소스/드레인 단자에 결합된 비트 라인; 판독 트랜지스터 위에 배치되고 제 1 단자에 의해 판독 트랜지스터의 다른 소스/드레인 단자에 결합된 MTJ; MTJ 상에 놓여 있고 MTJ의 제 2 단자와 접촉하는 SHE - SHE는 적어도 하나의 중금속 원소 및 적어도 하나의 경전이금속 원소를 포함하는 합금으로 형성되고, 중금속 원소는 5d 오비탈을 채우는 하나 이상의 원자가 전자를 갖는 금속 원소로부터 선택되고, 경전이금속 원소는 3d 오비탈을 부분적으로 채우는 하나 이상의 원자가 전자를 갖는 전이금속 원소로부터 선택됨 - ; SHE 위에 배치되고 제 1 단자에 의해 SHE에 결합된 선택기; 및 선택기 위에 놓여 있고 선택기의 제 2 단자에 결합된 기록 워드 라인을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
실시예 1. 메모리 디바이스에 있어서,
자유 층, 기준 층, 및 상기 자유 층과 상기 기준 층 사이에 놓인 장벽 층을 포함하는 자기 터널 접합(Magnetic Tunneling Junction; MTJ); 및
상기 MTJ와 접촉하고 상기 MTJ를 프로그래밍하기 위해 전하 전류를 스핀 전류로 변환하도록 구성된 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 중금속 원소 및 전이금속 원소를 포함하는 합금으로 형성되고, 상기 중금속 원소는 팔라듐(Pd) 또는 백금(Pt)이고, 상기 전이금속 원소는 크롬(Cr) 또는 바나듐(V)임 -
을 포함하는 메모리 디바이스.
실시예 2. 제 1 항에 있어서, 상기 합금은 팔라듐-크롬 합금인 것인, 메모리 디바이스.
실시예 3. 제 1 항에 있어서, 상기 합금은 팔라듐-바나듐 합금인 것인, 메모리 디바이스.
실시예 4. 제 1 항에 있어서, 상기 합금은 백금-크롬 합금인 것인, 메모리 디바이스.
실시예 5. 제 4 항에 있어서, 상기 백금-크롬 합금은 PtxCr1-x로 표시되고, 여기서 상기 x는 0.5 내지 0.8의 범위인 것인, 메모리 디바이스.
실시예 6. 제 1 항에 있어서, 상기 합금은 백금-바나듐 합금인 것인, 메모리 디바이스.
실시예 7. 제 6 항에 있어서, 상기 백금-바나듐 합금은 PtyV1-y로 표시되고, 여기서 상기 y는 0.7 내지 0.9의 범위인 것인, 메모리 디바이스.
실시예 8. 제 1 항에 있어서, 상기 SHE의 두께는 0.5nm 내지 10nm의 범위인 것인, 메모리 디바이스.
실시예 9. 메모리 디바이스에 있어서,
기판의 표면 영역 상에 형성된 기록 트랜지스터 및 판독 트랜지스터;
상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 기록 트랜지스터의 소스/드레인 단자 및 상기 판독 트랜지스터의 소스/드레인 단자에 전기적으로 연결된 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 제 1 금속 및 제 2 금속을 포함하는 합금으로 형성되고, 상기 제 1 금속은 백금(Pt) 또는 팔라듐(Pd)이고, 상기 제 2 금속은 크롬(Cr) 또는 바나듐(V)임 - ; 및
상기 SHE 상에 서 있고 제 1 단자에 의해 상기 SHE와 접촉하는 자기 터널 접합(Magnetic Tunneling Junction; MTJ)
을 포함하는 메모리 디바이스.
실시예 10. 제 9 항에 있어서, 상기 합금은 PtxCr1-x 또는 PtyV1-y이고, 상기 x는 0.5 내지 0.8의 범위이고, 상기 y는 0.7 내지 0.9의 범위인 것인, 메모리 디바이스.
실시예 11. 제 9 항에 있어서, 상기 MTJ의 자유 층이 상기 MTJ의 하부 영역에 놓여 있는 것인, 메모리 디바이스.
실시예 12. 제 9 항에 있어서,
상기 MTJ의 측벽 및 상부 표면, 및 상기 SHE의 상부 표면을 컨포멀하게 덮는 패시베이션 층
을 더 포함하는 메모리 디바이스.
실시예 13. 제 9 항에 있어서,
상기 MTJ와 상기 SHE 사이에 놓여 있는 확산 장벽
을 더 포함하고, 상기 확산 장벽은 비자성 전도성 물질로 형성되는 것인, 메모리 디바이스.
실시예 14. 제 9 항에 있어서,
상기 MTJ의 제 2 단자에 결합된 비트 라인;
상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 기록 트랜지스터의 다른 소스/드레인 단자에 결합된 제 1 소스 라인; 및
상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 판독 트랜지스터의 다른 소스/드레인 단자에 결합된 제 2 소스 라인
을 더 포함하는 메모리 디바이스.
실시예 15. 제 9 항에 있어서,
상기 기판 상에 놓여 있고 상기 기록 트랜지스터와 상기 판독 트랜지스터 사이에 위치하는 더미 워드 라인
을 더 포함하는 메모리 디바이스.
실시예 16. 메모리 디바이스에 있어서,
기판의 표면 영역 상의 판독 트랜지스터;
상기 판독 트랜지스터 위에 배치되고 제 1 단자에 의해 상기 판독 트랜지스터의 소스/드레인 단자에 결합된 자기 터널 접합(Magnetic Tunneling Junction; MTJ);
상기 MTJ 상에 놓여 있고 상기 MTJ의 제 2 단자와 접촉하는 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 제 1 금속 원소 및 제 2 금속 원소를 포함하는 합금으로 형성되고, 상기 제 1 금속 원소는 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹으로부터 선택되고, 상기 제 2 금속 원소는 크롬(Cr) 및 바나듐(V)으로 구성된 그룹으로부터 선택됨 -; 및
상기 SHE 위에 배치되고 제 1 단자에 의해 상기 SHE에 결합된 선택기
를 포함하는 메모리 디바이스.
실시예 17. 제 16 항에 있어서, 상기 합금은 PtxCr1-x 또는 PtyV1-y이고, 여기서 상기 x는 0.5 내지 0.8의 범위이고, 상기 y는 0.7 내지 0.9의 범위인 것인, 메모리 디바이스.
실시예 18. 제 16 항에 있어서, 상기 MTJ의 자유 층이 상기 MTJ의 상부 영역에 놓여 있는 것인, 메모리 디바이스.
실시예 19. 제 16 항에 있어서,
상기 판독 트랜지스터의 다른 소스/드레인 단자에 결합된 비트 라인;
상기 선택기 위에 놓여 있고 상기 선택기의 제 2 단자에 결합된 기록 워드 라인; 및
상기 SHE 위에 놓여 있고 상기 SHE에 전기적으로 연결된 소스 라인
을 더 포함하는 메모리 디바이스.
실시예 20. 제 16 항에 있어서, 상기 선택기는 2단자 스위칭 디바이스인 것인, 메모리 디바이스.

Claims (10)

  1. 메모리 디바이스에 있어서,
    자유 층, 기준 층, 및 상기 자유 층과 상기 기준 층 사이에 놓인 장벽 층을 포함하는 자기 터널 접합(Magnetic Tunneling Junction; MTJ); 및
    상기 MTJ와 접촉하고 상기 MTJ를 프로그래밍하기 위해 전하 전류를 스핀 전류로 변환하도록 구성된 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 중금속 원소 및 전이금속 원소를 포함하는 합금으로 형성되고, 상기 중금속 원소는 팔라듐(Pd) 또는 백금(Pt)이고, 상기 전이금속 원소는 크롬(Cr) 또는 바나듐(V)임 -
    을 포함하는 메모리 디바이스.
  2. 제 1 항에 있어서, 상기 SHE의 두께는 0.5nm 내지 10nm의 범위인 것인, 메모리 디바이스.
  3. 메모리 디바이스에 있어서,
    기판의 표면 영역 상에 형성된 기록 트랜지스터 및 판독 트랜지스터;
    상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 기록 트랜지스터의 소스/드레인 단자 및 상기 판독 트랜지스터의 소스/드레인 단자에 전기적으로 연결된 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 제 1 금속 및 제 2 금속을 포함하는 합금으로 형성되고, 상기 제 1 금속은 백금(Pt) 또는 팔라듐(Pd)이고, 상기 제 2 금속은 크롬(Cr) 또는 바나듐(V)임 - ; 및
    상기 SHE 상에 서 있고 제 1 단자에 의해 상기 SHE와 접촉하는 자기 터널 접합(Magnetic Tunneling Junction; MTJ)
    을 포함하는 메모리 디바이스.
  4. 제 3 항에 있어서, 상기 합금은 PtxCr1-x 또는 PtyV1-y이고, 상기 x는 0.5 내지 0.8의 범위이고, 상기 y는 0.7 내지 0.9의 범위인 것인, 메모리 디바이스.
  5. 제 3 항에 있어서, 상기 MTJ의 자유 층이 상기 MTJ의 하부 영역에 놓여 있는 것인, 메모리 디바이스.
  6. 제 3 항에 있어서,
    상기 MTJ의 측벽 및 상부 표면, 및 상기 SHE의 상부 표면을 컨포멀하게 덮는 패시베이션 층
    을 더 포함하는 메모리 디바이스.
  7. 제 3 항에 있어서,
    상기 MTJ와 상기 SHE 사이에 놓여 있는 확산 장벽
    을 더 포함하고, 상기 확산 장벽은 비자성 전도성 물질로 형성되는 것인, 메모리 디바이스.
  8. 제 3 항에 있어서,
    상기 MTJ의 제 2 단자에 결합된 비트 라인;
    상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 기록 트랜지스터의 다른 소스/드레인 단자에 결합된 제 1 소스 라인; 및
    상기 기록 트랜지스터 및 상기 판독 트랜지스터 위에 놓여 있고 상기 판독 트랜지스터의 다른 소스/드레인 단자에 결합된 제 2 소스 라인
    을 더 포함하는 메모리 디바이스.
  9. 제 3 항에 있어서,
    상기 기판 상에 놓여 있고 상기 기록 트랜지스터와 상기 판독 트랜지스터 사이에 위치하는 더미 워드 라인
    을 더 포함하는 메모리 디바이스.
  10. 메모리 디바이스에 있어서,
    기판의 표면 영역 상의 판독 트랜지스터;
    상기 판독 트랜지스터 위에 배치되고 제 1 단자에 의해 상기 판독 트랜지스터의 소스/드레인 단자에 결합된 자기 터널 접합(Magnetic Tunneling Junction; MTJ);
    상기 MTJ 상에 놓여 있고 상기 MTJ의 제 2 단자와 접촉하는 스핀 홀 전극(Spin Hall Electrode; SHE) - 상기 SHE는 제 1 금속 원소 및 제 2 금속 원소를 포함하는 합금으로 형성되고, 상기 제 1 금속 원소는 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹으로부터 선택되고, 상기 제 2 금속 원소는 크롬(Cr) 및 바나듐(V)으로 구성된 그룹으로부터 선택됨 -; 및
    상기 SHE 위에 배치되고 제 1 단자에 의해 상기 SHE에 결합된 선택기
    를 포함하는 메모리 디바이스.
KR1020220000462A 2021-01-04 2022-01-03 메모리 디바이스 및 그 제조 방법 KR20220098692A (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163133464P 2021-01-04 2021-01-04
US63/133,464 2021-01-04
US202163137383P 2021-01-14 2021-01-14
US63/137,383 2021-01-14
US17/518,789 US20220216396A1 (en) 2021-01-04 2021-11-04 Memory device and manufacturing method thereof
US17/518,789 2021-11-04

Publications (1)

Publication Number Publication Date
KR20220098692A true KR20220098692A (ko) 2022-07-12

Family

ID=82020664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220000462A KR20220098692A (ko) 2021-01-04 2022-01-03 메모리 디바이스 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20220216396A1 (ko)
KR (1) KR20220098692A (ko)
CN (1) CN114725280A (ko)
DE (1) DE102022100002A1 (ko)
TW (1) TWI818402B (ko)

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5617915B2 (ja) * 2010-03-19 2014-11-05 日本電気株式会社 抵抗変化素子とそれを含む半導体装置及びこれらの製造方法
WO2016011435A1 (en) * 2014-07-17 2016-01-21 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
US11296115B1 (en) * 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10333058B2 (en) * 2016-03-17 2019-06-25 Cornell University Nanosecond-timescale low-error switching of 3-terminal magnetic tunnel junction circuits through dynamic in-plane-field assisted spin-hall effect
US10861527B2 (en) * 2017-06-27 2020-12-08 Inston, Inc. Systems and methods for optimizing magnetic torque and pulse shaping for reducing write error rate in magnetoelectric random access memory
KR102368033B1 (ko) * 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
KR102406277B1 (ko) * 2017-10-25 2022-06-08 삼성전자주식회사 자기 저항 메모리 소자 및 이의 제조 방법
WO2019125384A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Spin orbit coupling based memory with insulating magnet
US11251365B2 (en) * 2018-03-30 2022-02-15 Intel Corporation High blocking temperature spin orbit torque electrode
US11476412B2 (en) * 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11605670B2 (en) * 2018-10-30 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11239413B2 (en) * 2018-10-31 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
KR102604071B1 (ko) * 2018-11-23 2023-11-20 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
KR102604743B1 (ko) * 2018-12-11 2023-11-22 삼성전자주식회사 자기 메모리 장치
KR102518015B1 (ko) * 2019-01-31 2023-04-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155577A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11557629B2 (en) * 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11456100B2 (en) * 2019-05-17 2022-09-27 Taiwan Semiconductor Manufacturing Company Ltd. MRAM stacks, MRAM devices and methods of forming the same
US10957370B1 (en) * 2019-08-29 2021-03-23 Spin Memory, Inc. Integration of epitaxially grown channel selector with two terminal resistive switching memory element
US11289143B2 (en) * 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector
JP2023042173A (ja) * 2021-09-14 2023-03-27 キオクシア株式会社 磁気メモリデバイス

Also Published As

Publication number Publication date
CN114725280A (zh) 2022-07-08
TWI818402B (zh) 2023-10-11
US20220216396A1 (en) 2022-07-07
DE102022100002A1 (de) 2022-07-07
TW202230840A (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
US7091539B2 (en) Magnetic random access memory
US10164170B2 (en) Semiconductor device
US20160149124A1 (en) Mram having spin hall effect writing and method of making the same
US11699474B2 (en) SOT-MRAM with shared selector
WO2020222884A1 (en) Spin-orbit-torque magnetoresistive memory cell with integrated selector elements and method of making the same
US20160225982A1 (en) Mram having spin hall effect writing and method of making the same
US20100109085A1 (en) Memory device design
US20200083288A1 (en) Magnetic memory
US10686122B2 (en) Variable resistance memory device
US20210408117A1 (en) Multi-gate selector switches for memory cells and methods of forming the same
US20220310906A1 (en) Memory cell with magnetic access selector apparatus
US20180198062A1 (en) Magnetic memory device
US11915734B2 (en) Spin-orbit-torque magnetoresistive random-access memory with integrated diode
US20230363290A1 (en) Memory device
US11968844B2 (en) Memory device
TWI818402B (zh) 記憶體元件及其製造方法
US20240016066A1 (en) Memory device and method of fabricating the same
KR102665796B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
US20240215262A1 (en) Methods of writing and forming memory device
US20230263074A1 (en) Memory Device Including Bottom Electrode Bridges and Method of Manufacture

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal