KR102604071B1 - 자기 기억 소자 및 이의 제조 방법 - Google Patents
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Abstract
자기 기억 소자 및 이의 제조 방법을 제공한다. 이 소자는 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴의 상기 자유층의 제 1 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인을 포함한다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 대한 것으로, 보다 상세하게는 자기 기억 소자 및 이의 제조 방법에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic tunneljunction;MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다. 전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 정보를 안정적으로 저장할 수 있는 자기 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 불량을 줄일 수 있는 자기 기억 소자의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 실시예들에 따른 자기 기억 소자는 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴의 상기 자유층의 제 1 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인을 포함한다.
본 발명의 일 양태에 따른 자기 기억 소자는 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 상기 자기 터널 접합 패턴의 상기 자유층의 제 1 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인; 및 상기 자유층의 상기 제 1 측면과 대향되는 제 2 측면과 접하는 제 2 SOT 라인을 포함한다.
본 발명의 다른 양태에 따른 자기 기억 소자는 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 및 상기 자유층의 적어도 일 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 자기 기억 소자의 제조 방법은, 기판 상에 제 1 방향으로 연장되는 라인 형태의 예비 자기 터널 접합 패턴을 형성하는 단계, 상기 예비 자기 터널 접합 패턴은 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하고; 상기 예비 자기 터널 접합 패턴의 측벽과 상부면을 덮는 절연 구조체를 형성하는 단계; 상기 절연 구조체의 하부를 일부 제거하여 상기 예비 자기 터널 접합 패턴의 상기 자유층의 측벽을 노출시키는 단계; 및 상기 자유층의 측벽과 접하는 스핀궤도토크(spin-orbit torque, SOT) 라인을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 자기 기억 소자는 쓰기 동작시 전류의 흐름 방향과 읽기 동작시 전류의 흐름 방향이 달라 정보를 안정적으로 저장할 수 있다.
또한 상기 자기 기억 소자는 자유층의 측면에 SOT 라인이 배치되어 쓰기 동작의 자유도를 향상시킬 수 있으며, 쇼트가 방지될 수 있어 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자의 제조 방법은 라인 형태의 예비 자기 터널 접합 패턴의 측면에 SOT 라인을 형성한 후에, 상기 예비 자기 터널 접합 패턴을 식각함으로써 공정 불량을 줄이거나 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 자기 기억 소자의 사시도이다.
도 4는 본 발명의 실시예들에 따른 자기 기억 소자의 동작을 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 6, 8, 10, 15, 19 및 21은 본 발명의 실시예들에 따라 도 1의 자기 기억 소자를 제조하는 과정을 나타내는 평면도들이다.
도 7, 9, 10, 11, 12, 13, 14, 16, 17, 18, 20, 22a 및 22b는 본 발명의 실시예들에 따라 도 2의 자기 기억 소자를 제조하는 과정을 나타내는 단면도들이다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 자기 기억 소자의 사시도들이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 자기 기억 소자의 사시도이다.
도 4는 본 발명의 실시예들에 따른 자기 기억 소자의 동작을 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 6, 8, 10, 15, 19 및 21은 본 발명의 실시예들에 따라 도 1의 자기 기억 소자를 제조하는 과정을 나타내는 평면도들이다.
도 7, 9, 10, 11, 12, 13, 14, 16, 17, 18, 20, 22a 및 22b는 본 발명의 실시예들에 따라 도 2의 자기 기억 소자를 제조하는 과정을 나타내는 단면도들이다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 자기 기억 소자의 사시도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다. 도 3은 본 발명의 실시예들에 따른 자기 기억 소자의 사시도이다.
도 1 내지 도 3을 참조하면, 기판(1)은 층간절연막(3)으로 덮일 수 있다. 상기 기판(1)은 실리콘 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판은 실리콘, 실리콘 게르마늄, 게르마늄 및 갈륨 비소 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 상기 기판(1) 상에는 트랜지스터들 또는 다이오드들과 같은 스위칭 소자들이 배치될 수 있다. 상기 층간절연막(3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 막의 단일막 또는 다중막 구조를 가질 수 있다. 상기 층간절연막(3) 내에는 콘택 플러그들(5)이 배치될 수 있다. 상기 콘택 플러그들(5)은 상기 스위치 소자들과 각각 전기적으로 연결될 수 있다.
상기 콘택 플러그들(5)은 각각 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 콘택 플러그들(5)의 적어도 상부는 비정질 결정 구조를 가질 수 있다. 구체적인 예로써 상기 콘택 플러그들(5)의 상부는 비정질 결정 구조를 가지는 티타늄 질화막을 포함할 수 있다.
상기 콘택 플러그들(5) 상에는 각각 자기 터널 접합 패턴들(MTJ)이 배치된다. 상기 자기 터널 접합 패턴들(MTJ)은 서로 제 1 방향(X)과 제 2 방향(Y)으로 서로 이격될 수 있다. 상기 제 2 방향(Y)은 상기 제 1 방향(X)과 교차할 수 있다. 상기 자기 터널 접합 패턴(MTJ)은 차례로 적층된 자유층(Free layer, FL), 터널 베리어층(TBL) 및 고정층(Pinned layer, PL)을 포함할 수 있다. 상기 고정층(PL)은 기준층으로도 명명될 수 있다. 상기 자유층(FL), 상기 터널 베리어층(TBL) 및 상기 고정층(PL)은 모두 도 1의 상기 자기 터널 접합 패턴(MTJ)의 평면 형태를 가질 수 있다.
상기 터널 베리어층(TBL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 또는 마그네슘-붕소(MgB)의 산화물, 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
상기 고정층(PL) 및 상기 자유층(FL)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 고정층(PL)은 상기 자유층(FL)에 비하여 두껍거나, 상기 고정층(PL)의 보자력이 상기 자유층(FL)의 보자력 보다 클 수 있다.
상기 자기 터널 접합 패턴들(MTJ) 상에는 각각 전극 패턴들(36)이 위치할 수 있다. 상기 전극 패턴들(36)은 금속(일 예로, Ta, W, Ru,Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
상기 자기 터널 접합 패턴(MTJ)의 상기 자유층(FL)은 도 1의 상기 자기 터널 접합 패턴(MTJ)의 평면 형태를 가질 수 있다. 상기 자유층(FL)은 제 1 방향(X)으로 서로 대향되는 제 1 측면(fls1)과 제 2 측면(fls2)을 포함할 수 있다. 상기 자유층(FL)의 상기 제 1 측면(fls1)은 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인(SOT1)과 접할 수 있다. 상기 자유층(FL)의 상기 제 2 측면(fls2)은 제 2 SOT 라인(SOT2)과 접할 수 있다. 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 서로 이격되며 제 2 방향(Y)으로 연장되는 라인 형태를 가질 수 있다.
상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 각각 제 1 두께(T1)를 가질 수 있다. 상기 자유층(FL)은 상기 제 1 두께(T1) 보다 두꺼운 제 2 두께(T2)를 가질 수 있다. 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 상기 콘택 플러그(5)와 이격될 수 있다. 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)의 하부면들은 상기 자기 터널 접합 패턴(MTJ)의 하부면과 공면을 이룰 수 있다. 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 상기 층간절연막(3)과 접할 수 있다. 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 각각 상기 터널 베리어층(TBL)과 이격될 수 있다.
만약 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2) 중 어느 하나라도 상기 터널 베리어층(TBL)과 접하게 되면 상기 자유층(FL)과 상기 고정층(PL) 간의 쇼트가 유발될 가능성이 커지고, 자기 기억 소자의 동작에 오류가 발생할 수 있다. 그러나 본 발명에서는 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2) 모두 상기 터널 베리어층(TBL)과 이격되므로 이러한 문제를 해결할 수 있다.
상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 중금속 또는 중금속으로 도핑된 물질을 포함할 수 있다. 일 예로, 상기 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 A, 및 B로 도핑된 M 중 적어도 하나를 포함할 수 있다.
상기 A는 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네튬(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔루륨(Te), 하프늄(Hf), 탄탈륨(Ta)(고저항 비정질 β-Ta 포함), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At) 및/또는 이들의 조합들을 포함할 수 있다.
상기 B는 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 인(P), 황(S), 아연(Zn), 갈륨(Ga), 게르마늄(Ge), 비소(As), 셀레늄(Se), 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네튬(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔루륨(Te), 요오드(I), 루테튬(Lu), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이터븀(Yb) 중 적어도 하나를 포함할 수 있다.
상기 M은 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 구리(Cu), 아연(Zn), 은(Ag), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 백금(Pt) 금(Au), 수은(Hg), 납(Pb), 규소(Si), 갈륨(Ga), 갈륨망간(GaMn) 또는 갈륨비소(GaAs) 중 적어도 하나를 포함할 수 있다.
상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 비자성 금속 물질을 포함할 수 있다. 또는 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 기하학적인 절연체 물질을 포함할 수 있다. 바람직하게는 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 백금(Pt), 텅스텐(W), 탄탈륨(Ta), BiSb 및 BiSe 중 적어도 하나를 포함할 수 있다. 상기 BiSb 및 BiSe은 기하학적인 절연체(topological insulators) 물질로 명명될 수도 있다.
상기 자기 터널 접합 패턴(MTJ)의 상기 제 1 방향(X)으로 이격된 측벽들의 상부들은 스페이서들(30)로 덮일 수 있다. 상기 스페이서(30)는 상기 자기 터널 접합 패턴(MTJ)의 고정층(PL)과 터널 베리어층(TBL)의 측벽들과 접할 수 있다. 상기 스페이서(30)는 연장되어 상기 자기 터널 접합 패턴(MTJ)의 자유층(FL)의 상부와 접할 수 있다. 상기 스페이서(30)는 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)과 수직적으로 중첩될 수 있다. 상기 스페이서(30)는 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)과 이격될 수 있다. 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)의 상부면은 각각 상기 제 1 방향(X)에 평행한 제 1 폭(W1)을 가질 수 있다. 상기 스페이서(30)의 하부면은 상기 제 1 방향(X)에 평행한 제 2 폭(W2)을 가질 수 있다. 상기 제 2 폭(W2)은 실질적으로 상기 제 1 폭(W1)과 동일할 수 있다.
상기 스페이서(30)는 서로 다른 물질의 제 1 서브 스페이서(22a)와 제 2 서브 스페이서(24)를 포함할 수 있다. 상기 제 1 서브 스페이서(22a)는 예를 들면 실리콘 산화막일 수 있고 상기 제 2 서브 스페이서(24)는 예를 들면 실리콘 질화막일 수 있다. 상기 스페이서(30)의 상부면은 평평할 수 있다. 상기 스페이서(30)의 상부면은 상기 자기 터널 접합 패턴(MTJ)의 상부면과 공면을 이룰 수 있다. 상기 스페이서(30)는 평면적으로 상기 제 2 방향(Y)으로 연장되는 라인 형태를 가질 수 있다. 상기 스페이서(30)의 측벽은 상기 제 1 SOT 라인(SOT1)의 측벽 및/또는 상기 제 2 SOT 라인(SOT2)의 측벽과 수직적으로 정렬될 수 있다.
상기 제 1 방향(X)으로 서로 이격된 스페이서들(30) 사이의 공간은 제 1 매립 절연막(34)으로 채워질 수 있다. 상기 매립 절연막(34)은 스텝 커버리지 특성이 좋은 절연 물질로 형성될 수 있다. 예를 들면 상기 제 1 매립 절연막(34)은 SOH(Spin on hardmask), 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 제 1 매립 절연막(34)은 상기 스페이서(30)와 상기 제 2 SOT 라인(SOT2) 사이의 공간을 채울 수 있다. 상기 제 1 매립 절연막(34)의 상부면은 상기 스페이서(30)의 상부면과 공면을 이룰 수 있다.
상기 제 2 방향(Y)으로 서로 이격된 상기 자기 터널 접합 패턴들(MTJ) 사이의 공간은 제 2 매립 절연막(38)으로 채워질 수 있다. 상기 제 2 매립 절연막(38)은 스텝 커버리지 특성이 좋은 절연 물질로 형성될 수 있다. 예를 들면 상기 제 2 매립 절연막(38)은 SOH(Spin on hardmask), 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 제 2 매립 절연막(38)은 도 2의 A-A' 단면에서 상기 제 1 매립 절연막(34)과 상기 스페이서(30) 상으로도 연장될 수 있다. 상기 제 2 매립 절연막(38)은 상기 전극 패턴(36)의 측벽과 접할 수 있다.
상기 전극 패턴들(36) 상에는 비트라인(BL)이 위치할 수 있다. 상기 비트라인(BL)은 상기 제 1 방향(X)으로 연장되며 이웃하는 전극 패턴들(36)과 전기적으로 연결될 수 있다. 상기 비트라인(BL)은 금속(일 예로, Ta, W, Ru,Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
또는 상기 전극 패턴들(36)은 생략될 수 있고, 상기 비트라인(BL)은 상기 자기 터널 접합 패턴(MTJ)의 상부면들과 직접 접할 수 있다.
도 4는 본 발명의 실시예들에 따른 자기 기억 소자의 동작을 나타내는 사시도이다.
도 4는 도 1 내지 도 3을 참조하여 설명한 자기 기억 소자에서 하나의 단위 기억 셀의 구조를 나타낸다. 도 4를 참조하면, 상기 고정층(PL)은 일 방향(예를 들면 수직 방향 또는 제 3 방향(Z))으로 고정된 자화 방향을 가질 수 있다. 상기 자기 기억 소자의 쓰기 동작 시에, 상기 제 1 SOT 라인(SOT1)과 상기 제 2 SOT 라인(SOT2)은 이들 사이에 위치하는 하나의 자기 터널 접합 패턴(MTJ)에 스핀-궤도 토크(spin-orbit torque)를 가할 수 있다. 일 예로, 상기 제 1 SOT 라인(SOT1)에는 제 1 전류(I1)가 흐를 수 있고, 상기 제 2 SOT 라인(SOT2)에는 제 2 전류(I2)가 흐를 수 있다. 상기 제 1 전류(I1)의 흐름 방향은 상기 제 2 전류(I2)의 흐름 방향과 반대일 수 있다.
상기 제 1 및 제 2 전류들(I1, I2)은 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)을 통해 흐르는 면 내 전류(in-plane current)일 수 있다. 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)은 강한 스핀-궤도 상호작용(spin-orbit interaction)을 가질 수 있다. 상기 제 1 SOT 라인(SOT1) 내 상기 스핀-궤도 상호 작용에 의해 상기 제 1 SOT 라인(SOT1)을 통과하여 흐르는 상기 제 1 전류(I1)는 상기 자유층(FL)의 제 1 측면(fls1)에서 스핀 분극된 전하 캐리어들(charge carriers, 일 예로, 전자들)의 축적을 야기할 수 있다. 마찬가지로, 상기 제 2 SOT 라인(SOT2)을 통과하여 흐르는 상기 제 2 전류(I2)는 상기 자유층(FL)의 제 2 측면(fls2)에서 스핀 분극된 전하 캐리어들(charge carriers, 일 예로, 전자들)의 축적을 야기할 수 있다. 상기 축적된 전하 캐리어들에 의해 스핀-궤도 필드(spin-orbit field)가 발생될 수 있다. 상기 스핀 궤도 필드는 상기 자유층(FL)에 스핀-궤도 토크를 가할 수 있다. 이로써 상기 자유층(FL)의 자화 방향이 상기 스펜-궤도 토크를 이용하여 스위칭될 수 있다.
도 4에서 쓰기 동작 시에 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2) 모두에 전류가 흘렀지만, 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2) 중 어느 하나에만 전류가 흐르고 다른 하나는 전기적으로 플로팅될 수도 있다.
상기 자기 기억 소자의 읽기 동작 시에는 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)은 전기적으로 플로팅될 수 있다. 즉, 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)에는 전압이 인가되지 않을 수 있다. 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2)에는 전류가 흐르지 않을 수 있다. 대신에, 상기 비트라인(BL)과 상기 콘택 플러그(5)를 이용하여 수직한 방향(제 3 방향(Z))으로 상기 자기 터널 접합 패턴(MTJ)에 전류를 통과시켜 상기 자기 터널 접합 패턴(MTJ)의 저항 상태를 검출할 수 있다.
본 실시예들에 따른 자기 기억 소자는 자기 터널 접합 패턴(MTJ)의 측면에 인접하는 SOT 라인(SOT1, SOT2)을 이용하여 쓰기 동작의 자유도가 높은 스핀 궤도 토크 자기 기억 소자(SOT-MRAM)을 구현할 수 있다. 또한 본 실시예들에 따른 자기 기억 소자는 쓰기 동작시 전류의 경로와 읽기 동작의 전류의 경로가 다르다. 따라서 읽기 동작 시에 상기 자유층(FL)의 자화 방향이 스위칭될 가능성이 적어져 정보 저장의 안정성이 증가될 수 있다.
도 5는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다.
도 5를 참조하면, 본 예에 따른 자기 기억 소자에서 자기 터널 접합 패턴(MTJ의 일 측벽을 덮는 스페이서(30)는 제 1 SOT 라인(SOT1)과 접할 수 있다. 또한 자기 터널 접합 패턴(MTJ의 다른 측벽을 덮는 스페이서(30)는 제 2 SOT 라인(SOT2)과 접할 수 있다. 제 1 매립 절연막(34)은 상기 제 1 SOT 라인(SOT1)과 상기 스페이서(30) 사이 또는 상기 제 2 SOT 라인(SOT2)과 상기 스페이서(30) 사이에 개재되지 않을 수 있다. 그 외의 구조 및 동작은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 6, 8, 10, 15, 19 및 21은 본 발명의 실시예들에 따라 도 1의 자기 기억 소자를 제조하는 과정을 나타내는 평면도들이다. 도 7, 9, 10, 11, 12, 13, 14, 16, 17, 18, 20, 22a 및 22b는 본 발명의 실시예들에 따라 도 2의 자기 기억 소자를 제조하는 과정을 나타내는 단면도들이다.
도 6 및 도 7을 참조하면, 기판(1)을 준비한다. 도시하지는 않았지만, 상기 기판(1) 상에 트랜지스터들이나 다이오드들 같은 스위치 소자들을 형성할 수 있다. 상기 기판(1)은 실리콘 웨이퍼나 SOI(Silicon on insulator) 기판일 수 있다. 증착 공정을 진행하여 상기 기판(1) 상에 층간절연막(3)을 형성한다. 상기 층간절연막(3)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 층간절연막(3)을 패터닝하여 상기 스위치 소자들을 노출시키는 콘택홀들을 형성하고 도전막으로 채우고 연마 공정 또는 에치백 공정을 진행하여 콘택 플러그들(5)을 형성할 수 있다. 상기 콘택 플러그들(5)의 적어도 상부는 비정질 결정구조를 가지도록 형성될 수 있다. 예를 들면 상기 콘택 플러그들(5)은 비정질 결정 구조를 가지는 티타늄 질화막일 수 있다. 또는 상기 콘택 플러그들(5)은 후속의 자유층(FL)이 가져야 할 결정 구조를 가질 수 있다.
증착 공정들을 진행하여 상기 층간절연막(3)의 전면 상에 자유층(FL), 터널 베리어층(TBL) 및 고정층(PL)을 차례로 형성할 수 있다. 상기 자유층(FL), 상기 터널 베리어층(TBL) 및 상기 고정층(PL)은 자기 터널 접합 구조체(20)를 구성할 수 있다. 상기 자유층(FL), 상기 터널 베리어층(TBL) 및 상기 고정층(PL)의 막의 종류는 위에서 설명한 바와 동일할 수 있다.
상기 자유층(FL), 상기 터널 베리어층(TBL) 및 상기 고정층(PL)을 형성한 후에 선택적으로 어닐링(annealing) 공정을 진행할 수 있다. 이로써 상기 자유층(FL)과 상기 고정층(PL)을 결정화시킬 수 있다. 이때 상기 콘택 플러그들(5)의 적어도 상부가 비정질 구조를 가져 상기 콘택 플러그들(5)의 결정 구조의 영향 없이 상기 자유층(FL)과 상기 고정층(PL)이 원하는 결정 구조를 가질 수 있다. 상기 어닐링 공정과 더불어 자장 처리 공정(Magnetic field process)을 추가로 진행할 수도 있다. 상기 어닐링 공정과 상기 자장 처리 공정은 최종적으로 자기 터널 접합 패턴들(도 21, 도 22a, 도 22b의 MTJ)을 형성한 후에 진행될 수도 있다.
도 8 및 도 9를 참조하면, 상기 자기 터널 접합 구조체(20)를 라인-식각하여 예비 자기 터널 접합 패턴들(20a)을 형성한다. 상기 예비 자기 터널 접합 패턴들(20a)은 제 2 방향(Y)으로 연장되는 라인 형태들을 가질 수 있다. 상기 예비 자기 터널 접합 패턴들(20a)은 제 2 방향(Y)으로 늘어선 콘택 플러그들(5)과 접할 수 있다. 본 발명의 일 예에서 상기 예비 자기 터널 접합 패턴들(20a)은 상기 콘택 플러그들(5) 보다 넓은 폭으로 형성될 수 있으며 상기 콘택 플러그들(5)의 전면을 덮을 수 있는 것이 쇼트를 줄이는데 유리할 수 있다. 상기 식각 공정에서 상기 콘택 플러그들(5)이 노출되지 않을 수 있다. 만약 상기 식각 공정에서 상기 콘택 플러그들(5)이 노출되면 상기 콘택 플러그들(5)의 상부도 일부 식각될 수 있고, 이렇게 식각된 상기 콘택 플러그들(5)의 도전 물질이 상기 예비 자기 터널 접합 패턴들(20a)의 측면에 재증착되어 상기 자유층(FL)과 상기 고정층(PL)이 전기적으로 연결될 수 있어 쇼트가 유발될 수 있다. 이 경우 자기 기억 소자의 동작에 오류가 발생할 수 있다. 그러나 상기 식각 공정에서 상기 콘택 플러그들(5)이 노출되지 않는 경우 이러한 문제를 해결할 수 있다. 이로써 공정 불량을 최소화거나 방지할 수 있다.
도 10 및 도 11을 참조하면, 상기 예비 자기 터널 접합 패턴들(20a)이 형성된 상태에서 증착 공정을 진행하여 상기 기판(1)의 전면 상에 제 1 서브 스페이서막(22)을 콘포말하게 형성할 수 있다. 상기 제 1 서브 스페이서막(22)은 예를 들면 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 라인-식각 공정과 상기 증착 공정은 하나의 공정 챔버 내에서 또는 하나의 설비 라인 안에서 인시튜(in-situ)로 진행될 수 있다. 상기 제 1 서브 스페이서막(22)은 상기 예비 자기 터널 접합 패턴들(20a)의 상부면과 측벽들을 모두 감싸 캡슐화(encapsulation)하여 공정 챔버 외부의 산소가 상기 예비 자기 터널 접합 패턴들(20a)과 접하지 않게 할 수 있다. 이로써 상기 예비 자기 터널 접합 패턴들(20a)이 손상(예를 들면, 산화)되는 것을 방지하여 최종적으로 형성된 자기 기억 소자의 신뢰성을 향상시킬 수 있다.
상기 제 1 서브 스페이서막(22)은 제 3 두께(T3)를 가지도록 형성될 수 있다. 상기 제 3 두께(T3)는 자유층(FL)의 제 2 두께(T2) 보다 작을 수 있다. 증착 공정 및 이방성 식각 공정을 진행하여 상기 제 1 서브 스페이서막(22)의 측벽을 덮는 제 2 서브 스페이서(24)를 형성할 수 있다. 상기 제 2 서브 스페이서(24)는 상기 제 1 서브 스페이서막(22)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 서브 스페이서(24)는 상기 제 1 서브 스페이서막(22)과 다른 물질로 형성될 수 있다. 예를 들면 상기 제 2 서브 스페이서(24)는 실리콘 질화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 일 예로 상기 제 1 서브 스페이서막(22)이 실리콘 산화막으로 형성된 경우, 상기 제 2 서브 스페이서(24)는 실리콘 질화막으로 형성될 수 있다. 상기 제 2 서브 스페이서(24)는 이웃하는 제 2 서브 스페이서들(24)이 접하지 않을 두께로 형성될 수 있다. 상기 제 1 방향(X)으로 이웃하는 상기 예비 자기 터널 접합 패턴들(20a) 사이에서 상기 제 2 서브 스페이서들(24)에 의해 상기 제 1 서브 스페이서막(22)의 상부면이 일부 노출될 수 있다. 또한 상기 예비 자기 터널 접합 패턴들(20a) 상에서 상기 제 1 서브 스페이서막(22)의 상부면이 노출될 수 있다.
도 10 및 도 12를 참조하면, 희생막(26)을 형성하여 상기 제 1 방향(X)으로 이웃하는 제 2 서브 스페이서들(24) 사이의 공간을 채울 수 있다. 상기 희생막(26)은 상기 제 1 서브 스페이서막(22) 및 상기 제 2 서브 스페이서(24) 둘 다에 대해 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 희생막(26)은 스텝 거버리지 특성이 좋은 SOH(Spin on hardmask) 막 또는 SOC(Spin on Carbon) 막으로 형성될 수 있다. 상기 희생막(26)은 스핀 코팅 공정 및 연마 공정(또는 에치백 공정)을 통해 형성될 수 있다. 상기 희생막(26)의 상부면은 상기 예비 자기 터널 접합 패턴들(20a) 상에 위치하는 상기 제 1 서브 스페이서막(22)의 상부면과 공면을 이룰 수 있다. 상기 예비 자기 터널 접합 패턴들(20a) 상에 위치하는 상기 제 1 서브 스페이서막(22)을 덮는 제 1 마스크 패턴(28)을 형성할 수 있다. 상기 제 1 마스크 패턴(28)은 상기 희생막(26)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 서브 스페이서(24)와 동일한 물질을 포함할 수 있다. 상기 제 1 마스크 패턴(28)은 포토리소그라피에 의해 형성된 포토레지스트 패턴을 이용하여 마스크막을 식각함으로써 형성될 수 있다. 이때 상기 희생막(26)에 의해 단차가 해소되어 상기 포토레지스트 패턴이 정확하게 형성될 수 있고 이로써 상기 제 1 마스크 패턴(28)을 정확하게 형성할 수 있다. 상기 제 1 마스크 패턴(28)은 평면적으로 제 2 방향(Y)을 따라 연장되는 라인 형태일 수 있다. 상기 제 1 마스크 패턴(28)에 의해 상기 예비 자기 터널 접합 패턴들(20a) 상에 위치하는 상기 제 1 서브 스페이서막(22)은 노출되지 않을 수 있다. 상기
도 10 및 도 13을 참조하면, 상기 제 1 마스크 패턴(28)을 형성한 후에, 상기 희생막(26)을 제거하여 상기 제 2 서브 스페이서들(24)과 이들 사이에 위치하는 제 1 서브 스페이서막(22)을 노출시킬 수 있다. 상기 제 1 마스크 패턴(28), 상기 제 1 서브 스페이서막(22) 및 상기 제 2 서브 스페이서들(24)은 절연 구조체를 구성할 수 있다.
도 10 및 도 14를 참조하면, 식각 공정을 진행하여 상기 제 1 마스크 패턴(28)과 상기 제 2 서브 스페이서들(24)을 식각 마스크로 이용하여 상기 제 2 서브 스페이서들(24) 사이에 노출된 상기 제 1 서브 스페이서막(22)을 제거할 수 있다. 또한 상기 제 2 서브 스페이서들(24) 아래에 위치하는 상기 제 1 서브 스페이서막(22)을 일부 제거하여 상기 예비 자기 터널 접합 패턴(20a)의 상기 자유층(FL)의 측벽을 노출시키는 제 1 공간(S1)을 형성할 수 있다. 이로써 제 1 서브 스페이서(22a)가 형성될 수 있다. 상기 제 1 서브 스페이서(22a)와 상기 제 2 서브 스페이서(24)는 스페이서(30)를 구성할 수 있다. 상기 식각 공정은 등방성 식각 공정일 수 있다. 또는 상기 식각 공정은 이방성 식각 공정을 1차로 진행한 후에 등방성 식각 공정을 2차로 진행하는 것을 포함할 수 있다. 상기 등방성 식각 공정으로 상기 제 1 공간(S1)을 형성함으로써 상기 자유층(FL)의 측벽에 식각 손상을 최소화하거나 없앨 수 있다. 상기 제 1 서브 스페이서막(22)이 실리콘 산화막으로 형성된 경우, 상기 등방성 식각 공정은 예를 들면 LAL을 이용한 습식 식각 공정일 수 있다.
도 15 및 도 16을 참조하면, 상기 제 1 공간(S1)이 형성된 상태에서 상기 기판(1)의 전면 상에 SOT막(32)을 적층할 수 있다. 상기 SOT막(32)은 예를 들면 화학 기상 증착(Chemical Vapor Deposition) 공정으로 형성될 수 있다. 이때 상기 SOT막(32)은 불연속적으로 형성될 수 있다. 상기 SOT막(32)은 이웃하는 예비 자기 터널 접합 패턴들(20a) 사이에서 상기 층간절연막(3)과 접하도록 형성될 수 있다. 상기 SOT막(32)은 상기 제 1 공간(S1)에서 상기 자유층(FL)의 측벽과 접하도록 형성될 수 있다. 상기 SOT막(32)은 상기 제 1 서브 스페이서(22a)와 상기 제 2 서브 스페이서(24)의 하부면들과 이격되도록 형성될 수 있다. 상기 SOT막(32)은 상기 제 1 마스크 패턴(28)의 상부면을 덮을 수 있다. 또한 상기 SOT막(32)은 상기 제 2 서브 스페이서(24)의 상부에도 일부 형성될 수 있다. 상기 SOT막(32)은 도 2에 개시된 제 1 두께(T1)를 가질 수 있다.
상기 SOT막(32)이 화학 기상 증착 공정으로 형성될 경우 불연속적으로 형성되어 최종적으로 도 2에 개시된 바와 같이 제 1 및 제 2 SOT 라인들(SOT1, SOT2)이 스페이서들(30)과 이격되도록 형성될 수 있다. 그러나 만약 상기 SOT막(32)이 원자 박막 증착(Atomic layer deposition) 공정으로 형성될 경우 콘포말하게 형성될 수 있고 더 나아가 상기 제 1 공간(S1)을 채울 수도 있다. 이 경우에는 최종적으로 도 5에 개시된 바와 같이 제 1 및 제 2 SOT 라인들(SOT1, SOT2)이 스페이서들(30)과 접하도록 형성될 수 있다.
도 15 및 도 17을 참조하면, 전면 에치백 공정을 진행하여 상기 제 1 마스크 패턴(28)과 상기 제 2 서브 스페이서(24) 상의 상기 SOT막(32)을 제거하고 이웃하는 상기 제 2 서브 스페이서들(24) 사이의 상기 SOT막(32)을 제거하여 서로 분리된 제 1 SOT 라인(SOT1)과 제 2 SOT 라인(SOT2)을 형성하고 상기 층간절연막(3)의 상부면을 일부 노출시킬 수 있다.
도 15 및 도 18을 참조하면, 제 1 매립 절연막(34)을 형성하여 이웃하는 상기 스페이서들(30) 사이, 이웃하는 제 1 마스크 패턴들(28) 사이, 상기 스페이서들(30)과 상기 제 1 및 제 2 SOT 라인들(SOT1, SOT2) 사이의 공간을 채울 수 있다. 상기 제 1 매립 절연막(34)은 스핀 코팅(또는 증착 공정)과 연마 공정(또는 에치백 공정)을 진행하여 형성될 수 있다.
도 19 및 도 20을 참조하면, 연마 공정을 진행하여 상기 제 1 마스크 패턴들(28), 상기 예비 자기 터널 접합 패턴들(20a)의 상부면보다 높은 위치의 상기 스페이서(30)의 일부와 상기 제 1 매립 절연막(34)의 일부를 제거하여 상기 예비 자기 터널 접합 패턴들(20a)의 상부면을 노출시킬 수 있다.
도 21 및 도 22a를 참조하면, 마스크 패턴(미도시)를 이용하여 상기 예비 자기 터널 접합 패턴들(20a)을 식각하여 자기 터널 접합 패턴들(MTJ)을 형성할 수 있다. 이때 상기 마스크 패턴(미도시)은 산화막, 질화막, 산화질화막, 탄화막 및 DLC(Diamond Like Carbon) 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 식각 공정에서 제 2 방향(Y)으로 배열된 상기 자기 터널 접합 패턴들(MTJ) 사이에서 상기 층간절연막(3)이 노출될 수 있다. 상기 식각 공정 후에 열처리 공정을 진행할 수 있다. 상기 열처리 공정은 예를 들면 약 200℃의 온도에서 진행될 수 있다. 상기 열처리 공정에 의해 상기 터널 베리어층(TBL)을 구성하는 금속 산화막 안의 원자들을 재배열시키고 결정화할 수 있다. 그리고 제 2 매립 절연막(38)을 형성하여 상기 자기 터널 접합 패턴들(MTJ) 사이의 공간을 채울 수 있다. 상기 제 2 매립 절연막(38)은 상기 자기 터널 접합 패턴들(MTJ)과 상기 스페이서(30)의 상부면들을 덮을 수 있다.
후속으로 도 1 내지 도 3을 참조하면, 상기 제 2 매립 절연막(38)을 패터닝하여 상기 자기 터널 접합 패턴들(MTJ)을 노출시키는 개구부들을 형성할 수 있다. 상기 개구부들을 도전막으로 채워 상기 자기 터널 접합 패턴들(MTJ)과 접하는 전극 패턴들(36)을 형성할 수 있다. 그리고 도전막을 적층하고 패터닝하여 과 상기 전극 패턴들(36)과 접하는 비트라인(BL)을 형성할 수 있다. 상기 전극 패턴들(36)과 상기 비트라인(BL)은 동시에 형성되거나 또는 별도의 과정으로 형성될 수 있다. 또는 상기 전극 패턴들(36)을 제조하는 과정이 생략되고 상기 비트라인(BL)이 직접 상기 자기 터널 접합 패턴들(MTJ)과 접할 수도 있다.
또는 도 21 및 도 22b를 참조하면, 상기 예비 자기 터널 접합 패턴들(20a) 상에 전극 패턴들(36)을 형성할 수 있다. 상기 전극 패턴들(36)은 제 1 방향(X)과 제 2 방향(Y)으로 서로 이격된 섬 형태로 형성될 수 있다. 상기 전극 패턴들(36)을 식각 마스크로 이용하여 상기 예비 자기 터널 접합 패턴들(20a)을 식각하여 섬 형태를 가지며 서로 이격된 자기 터널 접합 패턴들(MTJ)을 형성할 수 있다. 상기 식각 공정에서 제 2 방향(Y)으로 배열된 상기 자기 터널 접합 패턴들(MTJ) 사이에서 상기 층간절연막(3)이 노출될 수 있다.
제 2 매립 절연막(38)을 형성하여 제 2 방향(Y)으로 서로 이격된 상기 자기 터널 접합 패턴들(MTJ) 사이의 공간을 채울 수 있다. 상기 제 2 매립 절연막(38)은 도 22b의 A-A' 단면에서 상기 스페이서(30)과 상기 제 1 매립 절연막(34)의 상부면을 덮도록 형성될 수 있다. 상기 제 2 매립 절연막(38)에 대하여 연마 공정 또는 에치백 공정을 진행하여 상기 전극 패턴들(36)을 노출시킬 수 있다.
후속으로 도 1 내지 도 3을 참조하면, 도전막을 적층하고 패터닝하여 상기 자기 터널 접합 패턴들(MTJ)과 접하는 비트라인(BL)을 형성할 수 있다.
만약 상기 자기 터널 접합 패턴들(MTJ) 아래에 SOT 라인들(SOT1, SOT2)이 배치된다면 상기 예비 자기 터널 접합 패턴들(20a)을 식각하여 상기 자기 터널 접합 패턴들(MTJ)을 형성하는 식각 공정에서 상기 SOT 라인들(SOT1, SOT2)의 상부도 식각되어 식각 손상이 발생되어 배선 신뢰성에 문제가 생기거나 SOT 라인들(SOT1, SOT2)을 구성하는 도전 물질이 상기 자기 터널 접합 패턴들(MTJ)의 측벽에 재증착되어 상기 자유층(FL)과 상기 고정층(PL)이 전기적으로 연결될 수 있어 쇼트가 유발될 수 있다. 이 경우 자기 기억 소자의 동작에 오류가 발생할 수 있다. 그러나 본 발명에서는 SOT 라인들(SOT1, SOT2)이 상기 자기 터널 접합 패턴들(MTJ)의 옆에 형성되므로, 이러한 문제를 최소화하거나 방지할 수 있다. 이로써 신뢰성이 향상된 자기 기억 소자를 제조할 수 있다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 자기 기억 소자의 사시도들이다.
도 23을 참조하면, 본 예에 따른 자기 기억 소자는 자기 터널 접합 패턴(MTJ)의 자유층(FL)의 일 측면과 접하는 하나의 SOT 라인(SOTL)을 포함할 수 있다. 상기 자기 터널 접합 패턴(MTJ)의 자유층(FL)의 다른 측면에는 SOT 라인(SOTL)이 배치되지 않을 수 있다. 상기 자유층(FL)의 세 측면들은 상기 SOT 라인(SOTL)과 접하지 않을 수 있다. 그 외의 구조와 동작 방법은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 24를 참조하면, 본 예에 따른 자기 기억 소자에서 하나의 SOT 라인(SOTL)이 자기 터널 접합 패턴(MTJ)의 자유층(FL)의 네 개의 측면들과 접할 수 있다. 상기 SOT 라인(SOTL)은 제 2 방향(Y)으로 연장되는 라인 형태일 수 있다. 상기 SOT 라인(SOTL)은 터널 베리어층(TBL) 및 콘택 플러그(5)와 동시에 이격될 수 있다. 그 외의 구조와 동작 방법은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 25를 참조하면, 본 예에 따른 자기 기억 소자에서 하나의 SOT 라인(SOTL)이 자기 터널 접합 패턴(MTJ)의 자유층(FL)의 세 개의 측면들과 접할 수 있다. 상기 자유층(FL)의 나머지 한 측면은 상기 SOT 라인(SOTL)과 접하지 않을 수 있다. 상기 SOT 라인(SOTL)은 제 2 방향(Y)으로 연장되는 라인 형태일 수 있다. 상기 SOT 라인(SOTL)은 터널 베리어층(TBL) 및 콘택 플러그(5)와 동시에 이격될 수 있다. 그 외의 구조와 동작 방법은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 및
상기 자기 터널 접합 패턴의 상기 자유층의 제 1 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인을 포함하고,
상기 제 1 SOT 라인 상에 위치하며 상기 고정층과 상기 터널 배리어층의 측면들과 접하는 스페이서를 더 포함하되,
상기 스페이서 하부면의 폭은 상기 제 1 SOT 라인의 상부면의 폭과 동일한 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 SOT 라인은 상기 터널 베리어층과 이격되는 자기 기억 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 SOT 라인은 상기 스페이서와 이격되는 자기 기억 소자. - 제 1 항에 있어서,
상기 스페이서는 연장되어 상기 자유층의 측면을 일부 덮는 자기 기억 소자. - 제 1 항에 있어서,
상기 스페이서는 서로 다른 물질의 제 1 서브 스페이서와 제 2 서브 스페이서를 포함하는 자기 기억 소자. - 제 1 항에 있어서,
상기 스페이서의 상부면은 상기 자기 터널 접합 패턴의 상부면과 공면을 이루는 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 SOT 라인은 제 1 두께를 가지고,
상기 자유층은 상기 제 1 두께보다 큰 제 2 두께를 가지는 자기 기억 소자. - 제 1 항에 있어서,
상기 자기 터널 접합과 상기 기판 사이에 개재되는 콘택 플러그를 더 포함하되,
상기 제 1 SOT 라인은 상기 콘택 플러그와 이격되는 자기 기억 소자. - 제 1 항에 있어서,
상기 자유층의 상기 제 1 측면과 대향되는 제 2 측면과 접하는 제 2 SOT 라인을 더 포함하는 자기 기억 소자. - 제 10 항에 있어서,
상기 제 1 SOT 라인에는 제 1 전류가 흐르고,
상기 제 2 SOT 라인에는 제 2 전류가 흐르고,
상기 제 1 전류의 방향은 상기 제 2 전류의 방향과 반대인 자기 기억 소자. - 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴;
상기 자기 터널 접합 패턴의 상기 자유층의 제 1 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인; 및
상기 자유층의 상기 제 1 측면과 대향되는 제 2 측면과 접하는 제 2 SOT 라인을 포함하되,
상기 제 1 SOT 라인과 상기 제 2 SOT 라인은 상기 터널 배리어층과 이격되는 자기 기억 소자.
- 삭제
- 기판 상에 배치되며 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하는 자기 터널 접합 패턴; 및
상기 자유층의 적어도 일 측면과 접하는 제 1 스핀궤도토크(spin-orbit torque, SOT) 라인을 포함하고,
상기 제 1 SOT 라인 상에 위치하며 상기 고정층과 상기 터널 배리어층의 측면들과 접하는 스페이서를 더 포함하되,
상기 스페이서 하부면의 폭은 상기 제 1 SOT 라인의 상부면의 폭과 동일한 자기 기억 소자. - 제 14 항에 있어서,
상기 제 1 SOT 라인은 연장되어 상기 자유층의 네 개의 측면들과 접하여 상기 자유층의 하부를 둘러싸는 자기 기억 소자. - 기판 상에 제 1 방향으로 연장되는 라인 형태의 예비 자기 터널 접합 패턴을 형성하는 단계, 상기 예비 자기 터널 접합 패턴은 차례로 적층된 자유층, 터널 베리어층 및 고정층을 포함하고;
상기 예비 자기 터널 접합 패턴의 측벽과 상부면을 덮는 절연 구조체를 형성하는 단계;
상기 절연 구조체의 하부를 일부 제거하여 상기 예비 자기 터널 접합 패턴의 상기 자유층의 측벽을 노출시키는 단계; 및
상기 자유층의 측벽과 접하는 스핀궤도토크(spin-orbit torque, SOT) 라인을 형성하는 단계를 포함하는 자기 기억 소자의 제조 방법. - 제 16 항에 있어서,
상기 SOT 라인을 형성하는 단계 후에,
상기 예비 자기 터널 접합 패턴을 식각하여 자기 터널 접합 패턴을 형성하는 단계를 더 포함하는 자기 기억 소자의 제조 방법. - 제 16 항에 있어서,
예비 자기 터널 접합 패턴을 형성하는 단계 전에,
상기 기판을 덮는 층간절연막을 형성하는 단계; 및
상기 층간절연막을 관통하여 상기 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 더 포함하되,
상기 예비 자기 터널 접합 패턴은 상기 콘택 플러그의 상부면을 모두 덮도록 형성되는 자기 기억 소자의 제조 방법. - 제 16 항에 있어서,
상기 절연 구조체를 형성하는 단계는:
상기 예비 자기 터널 접합 패턴이 형성된 상기 기판의 전면 상에 제 1 스페이서막을 콘포말하게 형성하여 상기 예비 자기 터널 접합 패턴의 상부면과 측면을 덮는 단계;
상기 예비 자기 터널 접합 패턴의 측면에 위치하는 상기 제 1 스페이서막의 측면을 덮는 제 2 스페이서를 형성하는 단계; 및
상기 예비 자기 터널 접합 패턴의 상부면에 위치하는 상기 제 1 스페이서막의 상부면을 덮는 마스크 패턴을 형성하는 단계를 포함하며
상기 마스크 패턴, 상기 제 2 스페이서 및 상기 제 1 스페이서막은 상기 절연 구조체를 구성하는 자기 기억 소자의 제조 방법. - 제 19 항에 있어서,
상기 절연 구조체의 하부를 일부 제거하는 단계는 상기 제 2 스페이서 아래에 위치하는 상기 제 1 스페이서막을 제거하는 단계를 포함하는 자기 기억 소자의 제조 방법.
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