CN102687298B - 具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成 - Google Patents

具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成 Download PDF

Info

Publication number
CN102687298B
CN102687298B CN201080059956.9A CN201080059956A CN102687298B CN 102687298 B CN102687298 B CN 102687298B CN 201080059956 A CN201080059956 A CN 201080059956A CN 102687298 B CN102687298 B CN 102687298B
Authority
CN
China
Prior art keywords
electrode
layer
patterned
electronic device
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080059956.9A
Other languages
English (en)
Other versions
CN102687298A (zh
Inventor
李霞
升·H·康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102687298A publication Critical patent/CN102687298A/zh
Application granted granted Critical
Publication of CN102687298B publication Critical patent/CN102687298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/305—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
    • H01F41/307—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明揭示一种电子装置制造工艺，其包括沉积底部电极层(711)。接着，在所述底部电极层上制造电子装置(721)。在制造所述电子装置之后且在与图案化顶部电极分开的工艺中执行图案化所述底部电极层。接着将第一电介质层(740)沉积于所述电子装置及所述底部电极层上，随后沉积顶部电极层(751)。接着在与所述底部电极分开的工艺中图案化所述顶部电极。分开图案化所述顶部电极与所述底部电极通过减小电子装置之间的电介质材料中的空隙改善了良率。所述制造工艺非常适合的一种电子装置为磁性隧道结MTJ。

Description

具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成
技术领域
本发明大体来说涉及制造电子装置。更具体来说，本发明涉及磁性随机存取存储器中的磁性隧道结的制造工艺。
背景技术
与常规随机存取存储器(RAM)芯片技术不同，在磁性RAM(MRAM)中，数据并不存储为电荷，而是替代地通过存储元件的磁性极化而存储。存储元件由绝缘层所分开的两个铁磁性层形成。所述两个层中的一者具有由反铁磁性层(AFM)设定成特定极性的至少一个钉扎磁性极化(或固定层)。更改另一磁性层(或自由层)的磁极性以使其表示“1”(即，反平行极性)或“0”(即，平行极性)。具有固定层、绝缘层及自由层的一种此装置为磁性隧道结(MTJ)。MTJ的电阻取决于与固定层的磁极性相比的自由层的磁极性。从可个别寻址MTJ的阵列建置例如MRAM的存储器装置。
图4A为说明在低电阻状态下的自旋力矩转移(STT)磁性隧道结的框图。磁性隧道结(MTJ)400包括用隧道势垒404及自由层406堆栈的固定层402。固定层402的磁性极化由反铁磁性层(AFM)(未图示)钉扎于一个方向上。自由层406的磁性极化在平行状态与反平行状态之间自由改变。MTJ400的电阻部分地取决于自由层406的磁性极化。举例来说，当自由层406与固定层402的磁性极化实质上对准时，MTJ400具有低电阻。在图4B中检验自由层406的另一稳定状态。
图4B为说明在高电阻状态下的自旋力矩转移(STT)磁性隧道结的框图。举例来说，自由层406的磁性极化与固定层402的磁性极化在实质上相反的方向上。在此状况下，MTJ400具有高电阻。
MRAM为非易失性存储器装置，其中数据存储为自由层的磁极性。MRAM的读取及写入速度比NAND闪存快。随着单元大小收缩及密度增加，常规制造工艺的良率及工艺裕度减小，从而导致每裸片成本的增加或导致有关MRAM的潜在可靠性问题。MRAM故障的一个原因为在相邻导体之间的电短接。
可在同一制造工艺期间蚀刻MRAM位单元中的底部电极及顶部电极以节省成本。在蚀刻顶部电极及底部电极以形成个别单元之后，沉积电介质以使其填充单元之间的空间。随着单元被间隔较接近在一起以达到较高密度，单元之间的开口的纵横比(开口的深度除以开口的宽度)增加。例如化学气相沉积(CVD)或物理气相沉积(PVD)的电介质沉积技术不能够完全填充导致电介质层中的空隙的大纵横比空间。如果用导电材料填充，则空隙可能稍后在处理中导致无意的导体电短接。
现参看图3更详细地描述短接。图3为磁性隧道结的阵列的自上而下视图。磁性隧道结334的阵列300包括顶部导体320(例如，制造为沟槽)。可通过将顶部导体320经由顶部电极332耦合到所要个别MTJ334而接入个别MTJ334。如上文所论述，在制造期间，可在顶部电极332与顶部导体320之间的电介质层中形成空隙。在顶部导体材料的沉积期间，导电材料可填充空隙，从而导致在顶部导体320之间的短路340。短路340可导致阵列300的故障。因此，制造良率减小。
常规地，可通过增加耦合于顶部电极332与顶部导体320之间的顶部通孔(未图示)的高度来减少短路340的数目。制造顶部通孔使其高于空隙的高度以防止所述空隙与顶部导体320重叠，从而防止发生短路。每一代技术来部分地界定通孔的高度。因为技术对于每一新代按70％缩放，所以在每新一代显著减小通孔的高度。工艺良率可随着短接问题在新代增加而遭受损失。
发明内容
根据本发明的一个方面，一种电子装置制造工艺包括沉积第一电极层。所述工艺还包括在第一电极层上制造磁性装置。所述工艺进一步包括在制造磁性装置之后图案化第一电极层。所述工艺还包括在图案化第一电极层之后将第一电介质层沉积于磁性装置及第一电极层上。所述工艺进一步包括在沉积第一电介质层之后沉积第二电极层。所述工艺还包括在沉积第二电极层之后图案化第二电极层。
根据本发明的另一方面，一种电子装置包括衬底。所述电子装置还包括嵌入于衬底中的第一接触件。所述电子装置进一步包括在衬底上且耦合到第一接触件的经图案化的第一电极。所述电子装置还包括在经图案化的第一电极上的经图案化的电子装置。所述电子装置进一步包括在经图案化的电子装置上的经图案化的第二电极。所述电子装置还包括接触经图案化的第二电极的沟槽。
根据本发明的又一方面，一种电子装置包括衬底，及用于磁性存储状态的装置。每一磁性存储装置耦合于第一电极与第二电极之间。所述电子装置进一步包括电介质，所述电介质实质上填充在第一电极、第二电极与邻近磁性存储装置之间的空间。所述电子装置还包括用于将磁性存储装置的表面耦合到第二电极的装置。
前述内容已相当广泛地概述了本发明的特征及技术优点，以便可更好地理解以下的具体实施方式。在下文中将描述额外特征及优点，其形成本发明的权利要求书的标的。所属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作用于修改或设计用于执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，这些等效构造并不脱离如所附权利要求书中所阐述的本发明的技术。当结合附图考虑时，将通过以下描述更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)连同其它目标及优点。然而，应明确地理解，各图中的每一者仅出于说明及描述的目的而提供，且不意在作为本发明的限制的定义。
附图说明
为了更完整地理解本发明，现对结合附图作出的以下描述进行参考。
图1为展示可有利地使用本发明的实施例的示范性无线通信系统的框图。
图2为说明用于所揭示半导体IC封装的电路、布局及逻辑设计的设计工作站的框图。
图3为磁性隧道结的常规阵列的自上而下视图。
图4A为说明在低电阻状态下的常规磁性隧道结的框图。
图4B为说明在高电阻状态下的常规磁性隧道结的框图。
图5为说明根据一个实施例的用于在裸片及/或晶片上的具有顶部电极及底部电极的电子装置的示范性制造工艺的流程图。
图6为说明根据一个实施例的用于具有顶部电极及底部电极的磁性隧道结的示范性制造工艺的流程图。
图7A到7H为说明在制造工艺期间示范性电子装置的各种状态的横截面图。
具体实施方式
下文所揭示的工艺允许使减小工艺良率的电短接的风险减小的电子装置的制造。举例来说，可在磁性随机存取存储器中通过所述工艺来制造磁性隧道结。可在无线网络中使用由所揭示的工艺制造的电子装置。
图1为展示可有利地使用本发明的实施例的示范性无线通信系统100的框图。出于说明的目的，图1展示三个远程单元120、130及150以及两个基站140。将认识到，无线通信系统可具有更多的远程单元及基站。远程单元120、130及150包括磁性隧道结(MTJ)装置125A、125B及125C，如下文所揭示。将认识到，含有磁性隧道结的任何装置还可包括具有由此处所揭示的工艺所制造的所揭示特征及/或组件的半导体组件，包括基站、切换装置及网络设备。图1展示从基站140到远程单元120、130及150的前向链路信号180，及从远程单元120、130及150到基站140的反向链路信号190。
在图1中，远程单元120展示为移动电话，远程单元130展示为便携型计算机，且远程单元150展示为在无线本地环路系统中的固定位置远程单元。举例来说，远程单元可为例如音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的装置。尽管图1说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明可适合用于包括MTJ组件的任何装置中，如下文所描述。尽管针对MTJ装置描述此，但本发明也涵盖其它电子装置。
图2为说明如下文所揭示的用于半导体零件的电路、布局、逻辑、晶片、裸片及层设计的设计工作站的框图。设计工作站200包括含有操作系统软件、支持文件，及例如Cadence或OrCAD等设计软件的硬盘201。设计工作站200还包括用以促进制造半导体零件210的显示器，半导体零件210可包括电路、半导体晶片、半导体裸片，或含在半导体晶片或半导体裸片内的层。提供存储媒体204以用于有形地存储半导体零件210。半导体零件210可用例如GDSII或GERBER等文件格式存储于存储媒体204上。存储媒体204可为CD-ROM、DVD、硬盘、闪存，或其它适当装置。此外，设计工作站200包括用于从存储媒体204接受输入或将输出写入到存储媒体204的驱动设备203。
记录于存储媒体204上的数据可指定逻辑电路配置、光刻掩模的图案数据、或例如电子束光刻等串行写工具的掩模图案数据。数据可进一步包括例如与逻辑模拟相关联的时序图或网状电路的逻辑验证数据。在存储媒体204上提供数据通过减少用于制造电路、半导体晶片、半导体裸片，或含在半导体晶片或半导体裸片内的层的工艺数目而促进了半导体零件210的设计。
在电子装置的相对侧上具有顶部电极及底部电极的电子装置的实例包括(例如)磁性隧道结及巨磁阻式装置。磁性隧道结(MTJ)作为数据存储元件用于磁性随机存取存储器(MRAM)中。在一个实施例中，MTJ包括自由层、隧道势垒层及固定层。自由层磁矩可平行或反平行于固定层磁矩，以表示“1”或“0”。可用反铁磁性层(AFM)钉扎铁磁性层的磁矩。在另一实施例中，多个AFM层耦合到自由层及固定层。
图5为说明根据一个实施例的用于在裸片及/或晶片上具有顶部电极及底部电极的电子装置的示范性制造方法的流程图。在框505处，使用第一掩模将电子装置图案化于裸片及/或晶片上。在框510处，使用第二掩模将底部电极图案化于裸片及/或晶片上。在框515处，沉积电介质膜以保形地涂布包括电子装置及底部电极的裸片及/或晶片。因为在电子装置上尚未放置顶部电极，所以装置之间存在大空间。因此，电介质层能够实质上填充装置之间的空间，而不留下空隙。将电介质层回蚀或化学机械抛光且平坦化到类似于电子装置的顶部表面的水平。即，暴露电子装置的顶部表面以允许与顶部电极接触。
在框520处，沉积顶部电极作为在平坦化电介质上的保形导电层。图案化顶部电极以形成个别顶部电极。在两掩模工艺中，可使用先前用以图案化底部电极的同一掩模来图案化顶部电极。在三掩模工艺中，第三掩模图案化顶部电极。在使用底部通孔的情况下，可再使用底部通孔掩模以图案化顶部电极及/或底部电极。
在框525处，沉积并平坦化第二电介质膜。在框530处，将电路径图案化到第二电介质膜中。电路径可为允许与顶部电极接触的通孔及/或沟槽。可用例如铜、铝或合金的导电材料填充电路径。
与根据此方法所制造的顶部电极的接触件使得使电子装置短接的可能性显著减小。金属间电介质层实质上填充电子装置之间的空间，从而留下小间隙或不留下间隙，可在电路径形成期间填充所述间隙。因此，沟槽可直接接触顶部电极，而不会引起电子装置的电短路。
根据此方法所制造的电子装置使得使电路径短接的可能性显著减小。金属间电介质层实质上填充电子装置之间的空间，而几乎不或不留下间隙。因此，沟槽可直接接触顶部电极，而无沟槽短接到其它沟槽的可能性。
可调适图5中所说明的流程图以使其用于处理不同电装置。现转到图6及7A到7H，将描述用于磁性隧道结(MTJ)的示范性制造工艺。
图6为说明根据一个实施例的用于具有顶部电极及底部电极的磁性隧道结的示范性制造工艺的流程图。图7A到7H为说明在制造工艺期间示范性电子装置的各种状态的横截面图。所揭示的工艺可应用于单一电子装置、具有许多电子装置的裸片，或具有电子装置的多个裸片的晶片。
在框605处，如图7A中所说明而制造MTJ。裸片及/或晶片700具有层间或金属间电介质衬底702，层间或金属间电介质衬底702包括通孔708及用于耦合到底部电极层710的接触件706。隔离层704将底部电极层710与层间或金属间电介质衬底702分开。在底部电极层710上堆栈装置层720。装置层720可包括例如由绝缘层所分开的多个磁性层的多个层。在沉积装置层720之后，可在磁场中将装置层720退火以设定MTJ中的固定层的极化。在装置层720上堆栈蚀刻硬掩模730，且在蚀刻硬掩模730上图案化光致抗蚀剂732。如图7B中所见，光致抗蚀剂732中的图案转印到光致抗蚀剂732下方的多个层中，从而停止在底部电极层710处以产生MTJ721。
在框610处，如图7B中所示而沉积第一顶盖层734。举例来说，第一顶盖层734可为碳化硅(SiC)膜或氮化硅(SiN)膜，且可在图案转印之后在不破坏真空的情况下沉积第一顶盖层734，以防止MTJ721在未来处理期间损坏。在一种状况下，第一顶盖层734防止MTJ721中的磁性材料的氧化。原位溅镀工艺可在沉积第一顶盖层734之前清洁MTJ721的顶部表面及侧表面。举例来说，通过DC或RF电源供应器的氩(Ar)溅镀蚀刻用Ar原子轰击MTJ721，Ar原子从MTJ721的表面用物理方式移除污染物。
如图7C中所见，在框615处，图案化底部电极层710及第一顶盖层734。经图案化的底部电极层710形成离散底部电极711。在一个实施例中，这些底部电极711可为可个别寻址的。在图案化底部电极711之后，清洁工艺清洁晶片，且移除任何剩余光致抗蚀剂材料及/或蚀刻副产物。
早于顶部电极(仍未图示)在制造期间的单独时间图案化底部电极711。图案化底部电极711与顶部电极图案化分开减小了用于在制造期间沉积电介质的纵横比，从而减小间隙形成及沟槽(仍未图示)短接的可能性。
在框620处，回蚀第一顶盖层734以从MTJ721的顶部移除顶盖层。如图7D中所见，第一顶盖层734在回蚀之后保留在MTJ721的侧壁上以便保护侧壁。根据一个实施例，回蚀为无氧蚀刻，从而防止MTJ721中的金属材料的氧化。然而，如果在顶部金属表面上发生氧化，则蚀刻工艺可移除所述氧化。将第二顶盖层740原位沉积于裸片及/或晶片上(包括MTJ721上)。第二顶盖层740可为(例如)氮化硅或碳化硅。根据一个实施例，第二顶盖层740的材料不与第一顶盖层734的材料相同。
在框625处，发生金属间电介质层处理。如图7D中所见，将中间金属间电介质层742沉积于裸片及/或晶片上。如图7E中所见，通过(例如)化学机械抛光回蚀且平坦化中间金属间电介质层742。根据一个实施例，平坦化包括蚀刻中间金属间电介质层742及第二顶盖层740以与MTJ721实质上齐平。在此状况下，暴露MTJ721的顶部表面以用于与后续层接触。在另一实施例中，平坦化仅回蚀中间金属间电介质层742。后续旋涂式有机材料及回蚀接着暴露MTJ721的顶部表面。在又一实施例中，回蚀工艺取决于裸片及/或晶片的位置从MTJ721的侧面的一部分移除第一顶盖层734及第二顶盖层740，以改良与顶部电极750的接触。
如早先所描述，溅镀清洁可在先前提及的用于平坦化的实施例中的任一者中清洁MTJ721的顶部表面。早先在工艺中执行的预溅镀清洁通过从MTJ721移除氧化物而扩大工艺窗。
在暴露顶部表面之后，将顶部电极层750沉积于裸片及/或晶片上，顶部电极层750耦合到MTJ721。顶部电极层750为例如钽、铝或金属合金的导电层。顶部电极层750在沉积之后为平坦的，因为在顶部电极层750下方的中间金属间电介质层742也是平坦的且无任何空隙。
如图7F中所见，在框630处，图案化顶部电极层750以形成离散顶部电极751。根据一个实施例，用于图案化顶部电极751的掩模为图案化底部电极711的同一掩模，从而产生实质上类似大小的电极。
在框635处，将通孔762及沟槽764制造到顶部电极751。图7G说明电路径的一个实施例。将顶部金属间电介质层760沉积于晶片及/或裸片上。平坦化顶部金属间电介质层760获得实质上平坦的表面。在一个实施例中，平坦化使用化学机械抛光工艺。
在平坦化之后，图案化顶部金属间电介质层760以形成用于与顶部电极751连接的通孔762及沟槽764。在图案化顶部金属间电介质层760之后，溅镀清洁及/或湿式清洁从顶部电极751的顶部表面移除剩余污染物或聚合物。
用导电材料填充通孔762及沟槽764以产生顶部导体。举例来说，可电镀铜(Cu)以填充通孔及沟槽。可使用(例如)化学机械抛光工艺来平坦化经电解沉积的铜。在沉积导电材料之后，可将顶盖膜(未图示)沉积于晶片及/或裸片上。
在图7H中所说明的另一实施例中，不在顶部金属间电介质层760中图案化通孔。而是，沟槽764暴露与顶部电极751的接触。在此实施例中，在蚀刻沟槽764之后，溅镀清洁及/或湿式蚀刻从顶部电极751移除聚合物残余物。
在如上文所描述处理电子装置期间，在与蚀刻底部电极分开的工艺中蚀刻顶部电极。使用上文所描述的示范性制造工艺减小在电子装置之间形成空隙的可能性。结果，因为减小或消除了沟槽短接的风险，所以改良工艺良率。
用于上文所揭示的电子装置(例如，MTJ)阵列的示范性制造工艺不仅减少使到MTJ的电路径短接的空隙填充问题，而且所述工艺还产生平坦的顶部电极表面，从而改良与顶部电极的接触。尽管同一掩模可图案化顶部电极及底部电极两者，但在与顶部电极分开的工艺中蚀刻底部电极。
尽管已详细描述本发明及其优点，但应理解，可在不脱离如所附权利要求书所界定的本发明的技术的情况下在本文中进行各种改变、取代及更改。举例来说，关于衬底或电子装置使用例如“在…上方”及“在…下方”的关系术语。当然，如果使衬底或电子装置反转，则“在…上方”变成“在…下方”，且“在…下方”变成“在…上方”。另外，如果定向侧向，则“在…上方”及“在…下方”可指代衬底或电子装置的侧面。此外，本申请案的范畴不意在限于本说明书中所描述的工艺、机器、制造、物质组成、手段、方法及步骤的特定实施例。如一般所属领域的技术人员将易于通过本发明了解，根据本发明可利用当前存在或稍后待开发的执行与本文中所描述的对应实施例实质上相同的功能或实现实质上相同的结果的工艺、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书意在在其范畴内包括这些工艺、机器、制造、物质组成、手段、方法或步骤。

Claims (25)

1.一种电子装置制造方法，其包含：
在层间或金属间电介质衬底上沉积隔离层；
在所述隔离层和第一接触件上沉积第一电极层，所述第一接触件嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层；
在所述第一电极层上与所述第一接触件偏移制造磁性装置；
在制造所述磁性装置之后图案化所述第一电极层；
在经图案化的第一电极层上沉积顶盖层，所述顶盖层围绕所述经图案化的第一电极层的至少一个边缘延伸且直接接触所述隔离层；
将第一电介质层沉积于所述磁性装置及所述第一电极层上；
在沉积所述第一电介质层之后沉积第二电极层；及
在沉积所述第二电极层之后图案化所述第二电极层。
2.根据权利要求1所述的电子装置制造方法，其中所述磁性装置包含磁性隧道结。
3.根据权利要求2所述的电子装置制造方法，其进一步包含将所述磁性隧道结集成到磁性随机存取存储器中。
4.根据权利要求1所述的电子装置制造方法，其进一步包含在沉积所述第二电极层之前平坦化所述第一电介质层。
5.根据权利要求4所述的电子装置制造方法，其中沉积顶盖层包含：
在制造所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。
6.根据权利要求5所述的电子装置制造方法，其中沉积顶盖层进一步包含：
在沉积所述第一顶盖层之后蚀刻所述第一顶盖层以暴露所述磁性装置的表面；及
在蚀刻所述第一顶盖层之后且在沉积所述第一电介质层之前，沉积第二顶盖层。
7.根据权利要求1所述的电子装置制造方法，其进一步包含：
在图案化所述第二电极层之后沉积第二电介质层；及
平坦化所述第二电介质层。
8.根据权利要求7所述的电子装置制造方法，其进一步包含：
在沉积所述第二电介质层之后图案化到所述第二电极层的电路径；及
用导电材料填充所述电路径。
9.根据权利要求8所述的电子装置制造方法，其中图案化所述电路径包含图案化沟槽。
10.根据权利要求9所述的电子装置制造方法，其中图案化所述电路径进一步包含图案化通孔。
11.根据权利要求8所述的电子装置制造方法，其进一步包含在填充所述电路径之后沉积顶部顶盖层。
12.根据权利要求1所述的电子装置制造方法，其中同一掩模产生用于图案化所述第二电极层且图案化所述第一电极层的图案。
13.根据权利要求1所述的电子装置制造方法，其中沉积顶盖层包含：
在制造所述磁性装置之后且在沉积所述第一电介质层之前清洁所述磁性装置；及
在清洁所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。
14.根据权利要求1所述的电子装置制造方法，其进一步包含将所述磁性装置集成于以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
15.一种电子装置，其包含：
层间或金属间电介质衬底；
位于所述层间或金属间电介质衬底上的隔离层；
第一接触件，其嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层；
经图案化的第一电极，其在所述隔离层上且耦合到所述第一接触件；
顶盖层，其沉积在所述经图案化的第一电极上，所述顶盖层围绕所述经图案化的第一电极的至少一个边缘延伸且直接接触所述隔离层；
经图案化的电子装置，其在所述经图案化的第一电极上，并且与所述第一接触件偏移；
第一电介质层，其在所述经图案化的电子装置和所述经图案化的第一电极上；
经图案化的第二电极，其在所述经图案化的电子装置上；及
沟槽，其接触所述经图案化的第二电极。
16.根据权利要求15所述的电子装置，其进一步包含在所述经图案化的电子装置的邻接侧边缘上的额外的顶盖层。
17.根据权利要求15所述的电子装置，其进一步包含：
第二电子装置；及
第一电介质层，其实质上填充所述电子装置与所述第二电子装置之间的空间。
18.根据权利要求17所述的电子装置，其进一步包含在所述经图案化的第二电极上的其中所述沟槽经图案化的第二电介质层。
19.根据权利要求15所述的电子装置，其中所述电子装置集成到以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
20.一种电子装置，其包含：
层间或金属间电介质衬底；
位于所述层间或金属间电介质衬底上的隔离层；
嵌入于所述层间或金属间电介质衬底中并且延伸穿过所述隔离层的多个第一接触件；
位于所述隔离层上的多个经图案化的第一电极，所述多个经图案化的第一电极中的每一者耦合到所述多个第一接触件中的相应一者；
用于磁性存储状态的多个装置，每一磁性存储装置耦合于所述多个第一电极之一与多个第二电极之一之间；
顶盖层，其沉积在所述多个第一电极上，所述顶盖层围绕所述第一电极的至少一个边缘延伸且直接接触所述隔离层；
电介质层，其实质上填充在所述多个第一电极、所述多个第二电极与邻近的所述磁性存储装置之间的空间；及
用于将所述多个第二电极耦合到所述磁性存储装置的表面的装置。
21.根据权利要求20所述的电子装置，其中所述电子装置集成到以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
22.一种电子装置制造方法，其包含以下步骤：
在层间或金属间电介质衬底上沉积隔离层；
在所述隔离层和第一接触件上沉积第一电极层，所述第一接触件嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层；
在所述第一电极层上与所述第一接触件偏移制造磁性装置；
在制造所述磁性装置之后图案化所述第一电极层；
在经图案化的第一电极层上沉积顶盖层，所述顶盖层围绕所述经图案化的第一电极层的至少一个边缘延伸且直接接触所述隔离层；
将第一电介质层沉积于所述磁性装置及所述第一电极层上；
在沉积所述第一电介质层之后沉积第二电极层；及
在沉积所述第二电极层之后图案化所述第二电极层。
23.根据权利要求22所述的电子装置制造方法，其中所述磁性装置包含磁性隧道结。
24.根据权利要求22所述的电子装置制造方法，其进一步包含以下步骤：
在图案化所述第二电极层之后沉积第二电介质层；及
平坦化所述第二电介质层；
在沉积所述第二电介质层之后图案化到所述第二电极层的电路径；及
用导电材料填充所述电路径。
25.根据权利要求22所述的电子装置制造方法，其进一步包含将所述磁性装置集成于以下各者中的至少一者中的步骤：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。
CN201080059956.9A 2009-11-30 2010-11-30 具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成 Active CN102687298B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/627,173 2009-11-30
US12/627,173 US8455965B2 (en) 2009-11-30 2009-11-30 Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
PCT/US2010/058445 WO2011066579A2 (en) 2009-11-30 2010-11-30 Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions

Publications (2)

Publication Number Publication Date
CN102687298A CN102687298A (zh) 2012-09-19
CN102687298B true CN102687298B (zh) 2016-03-30

Family

ID=43513967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080059956.9A Active CN102687298B (zh) 2009-11-30 2010-11-30 具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成

Country Status (7)

Country Link
US (2) US8455965B2 (zh)
EP (1) EP2507849A2 (zh)
JP (1) JP2013512585A (zh)
KR (2) KR101534501B1 (zh)
CN (1) CN102687298B (zh)
TW (1) TW201131847A (zh)
WO (1) WO2011066579A2 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
US8625337B2 (en) 2010-05-06 2014-01-07 Qualcomm Incorporated Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements
US9082695B2 (en) * 2011-06-06 2015-07-14 Avalanche Technology, Inc. Vialess memory structure and method of manufacturing same
CN104137185B (zh) 2011-12-20 2018-01-12 英特尔公司 用于减小磁存储器元件接触部的尺寸和中心定位的方法
US8791533B2 (en) * 2012-01-30 2014-07-29 Broadcom Corporation Semiconductor package having an interposer configured for magnetic signaling
EP2927220A4 (en) * 2012-11-28 2016-05-25 Kureha Corp PROCESS FOR PREPARING A CYCLOPENTANONE DERIVATIVE, INTERMEDIATE PRODUCT AND METHOD FOR PRODUCING AN INTERMEDIATE PRODUCT COMPOUND
CN104465984B (zh) * 2013-09-17 2017-08-25 中芯国际集成电路制造(北京)有限公司 磁性隧道结及其形成方法
KR102084726B1 (ko) 2013-11-05 2020-03-04 삼성전자주식회사 반도체 소자
KR102138820B1 (ko) 2014-01-08 2020-07-28 삼성전자주식회사 자기 기억 소자
KR102192205B1 (ko) * 2014-04-28 2020-12-18 삼성전자주식회사 메모리 장치
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10586914B2 (en) 2016-10-14 2020-03-10 Applied Materials, Inc. Method of forming ultra-smooth bottom electrode surface for depositing magnetic tunnel junctions
US10439132B2 (en) 2017-03-20 2019-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Protective passivation layer for magnetic tunnel junctions
US9935261B1 (en) 2017-04-05 2018-04-03 Headway Technologies, Inc. Dielectric encapsulation layer for magnetic tunnel junction (MTJ) devices using radio frequency (RF) sputtering
US10516100B2 (en) 2017-06-12 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxynitride based encapsulation layer for magnetic tunnel junctions
US10038138B1 (en) 2017-10-10 2018-07-31 Headway Technologies, Inc. High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US10522752B1 (en) 2018-08-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic layer for magnetic random access memory (MRAM) by moment enhancement
US10692925B2 (en) * 2018-10-12 2020-06-23 International Business Machines Corporation Dielectric fill for memory pillar elements
US10790001B2 (en) * 2019-01-04 2020-09-29 International Business Machines Corporation Tapered VA structure for increased alignment tolerance and reduced sputter redeposition in MTJ devices
KR20200142159A (ko) 2019-06-11 2020-12-22 삼성전자주식회사 자기 기억 소자
US11955152B2 (en) 2021-12-03 2024-04-09 International Business Machines Corporation Dielectric fill for tight pitch MRAM pillar array
US12002498B2 (en) 2022-06-14 2024-06-04 International Business Machines Corporation Coaxial top MRAM electrode

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0962808A3 (en) * 1998-06-01 2000-10-18 Canon Kabushiki Kaisha Electrophoretic display device and driving method therefor
US6165803A (en) 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP4693292B2 (ja) * 2000-09-11 2011-06-01 株式会社東芝 強磁性トンネル接合素子およびその製造方法
JP5013494B2 (ja) 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
JP2003124445A (ja) * 2001-10-17 2003-04-25 Nec Corp 磁性記憶装置とその製造方法
JP3951902B2 (ja) * 2002-11-25 2007-08-01 ヤマハ株式会社 磁気トンネル接合素子の製法と磁気トンネル接合装置
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
US6806096B1 (en) * 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
US20060138576A1 (en) * 2003-06-24 2006-06-29 Galdis Michael C Self-aligned conductive lines for fet-based magnetic random access memory devices and method of forming the same
US7009266B2 (en) * 2003-08-29 2006-03-07 Applied Spintronics Technology, Inc. Method and system for providing a magnetic element including passivation structures
US7112861B2 (en) * 2004-05-14 2006-09-26 International Business Machines Corporation Magnetic tunnel junction cap structure and method for forming the same
KR100660539B1 (ko) * 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
EP1667160B1 (en) * 2004-12-03 2011-11-23 Samsung Electronics Co., Ltd. Magnetic memory device and method
US7211447B2 (en) * 2005-03-15 2007-05-01 Headway Technologies, Inc. Structure and method to fabricate high performance MTJ devices for MRAM applications
JP2006261592A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 磁気抵抗効果素子及びその製造方法
US7477482B2 (en) * 2005-04-19 2009-01-13 International Business Machines Corporation Magnetic recording head
US7635884B2 (en) * 2005-07-29 2009-12-22 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US7122386B1 (en) * 2005-09-21 2006-10-17 Magic Technologies, Inc. Method of fabricating contact pad for magnetic random access memory
US7880249B2 (en) * 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
TWI291697B (en) 2006-02-16 2007-12-21 Ind Tech Res Inst Magnetic memory cell and manufacturing method therefor
JP5223167B2 (ja) * 2006-03-06 2013-06-26 富士通株式会社 磁気抵抗効果素子を含む半導体装置及びその製造方法
US7728384B2 (en) 2006-05-30 2010-06-01 Macronix International Co., Ltd. Magnetic random access memory using single crystal self-aligned diode
JP4384183B2 (ja) * 2007-01-26 2009-12-16 株式会社東芝 磁気抵抗素子および磁気メモリ
US7508700B2 (en) * 2007-03-15 2009-03-24 Magic Technologies, Inc. Method of magnetic tunneling junction pattern layout for magnetic random access memory
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
JP5107128B2 (ja) * 2008-04-23 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7811879B2 (en) * 2008-05-16 2010-10-12 International Business Machines Corporation Process for PCM integration with poly-emitter BJT as access device
US8138562B2 (en) * 2009-10-20 2012-03-20 Magic Technologies, Inc. Bit line preparation method in MRAM fabrication
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof

Also Published As

Publication number Publication date
KR20130140165A (ko) 2013-12-23
KR101501587B1 (ko) 2015-03-11
KR20120098851A (ko) 2012-09-05
JP2013512585A (ja) 2013-04-11
WO2011066579A3 (en) 2011-07-21
US20110127626A1 (en) 2011-06-02
CN102687298A (zh) 2012-09-19
US8455965B2 (en) 2013-06-04
US8644063B2 (en) 2014-02-04
TW201131847A (en) 2011-09-16
WO2011066579A2 (en) 2011-06-03
KR101534501B1 (ko) 2015-07-06
EP2507849A2 (en) 2012-10-10
US20130244345A1 (en) 2013-09-19

Similar Documents

Publication Publication Date Title
CN102687298B (zh) 具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成
KR101153499B1 (ko) Ｓｔｔ ｍｒａｍ 자기 터널 접합부 아키텍쳐 및 통합
KR101339014B1 (ko) 대머신-타입 공정에서 형성된 터널 장벽, 고정 층 및 상부 전극을 포함하는 자기 터널 접합(ｍｔｊ) 저장 엘리먼트
KR101148395B1 (ko) 메모리 셀 및 메모리 셀의 자기 터널 정션(ｍｔｊ)을 형성하는 방법
CN103107281B (zh) 半导体器件及其制造方法
KR20200026690A (ko) Ｍｒａｍ ｍｔｊ 상부 전극 대 비아 계면을 위한 기술
JP5710647B2 (ja) 平坦化された電極上の磁気トンネル接合（ｍｔｊ）
TW201935476A (zh) 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法
KR20180082709A (ko) 반도체 장치 및 이의 제조 방법
US11189791B2 (en) Integrated circuit and fabrication method thereof
US9553257B1 (en) Linear MRAM device with a self-aligned bottom contact
CN117500281B (zh) 磁存储器及其制备方法、电子设备
JP2024531525A (ja) 積層型スピン軌道トルク磁気抵抗ランダム・アクセス・メモリ
US11056643B2 (en) Magnetic tunnel junction (MTJ) hard mask encapsulation to prevent redeposition
US20040259274A1 (en) Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
US10446745B1 (en) Method of manufacturing magnetoresistive random access memory cell
US9537086B1 (en) Linear magnetoresistive random access memory device with a self-aligned contact above MRAM nanowire
CN108376690B (zh) 一种用于制造高密度mram的自对准互联方法
US11963460B2 (en) Method for manufacturing memory device having resistance switching layer
KR20220141382A (ko) 자기 기억 소자
CN114447216A (zh) 一种磁阻式随机存取存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant