KR102138820B1 - 자기 기억 소자 - Google Patents
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Abstract
자기 기억 소자가 제공된다. 자기 기억 소자는 기판 상의 하부 전극, 상기 하부 전극 상의 정보 저장부, 상기 정보 저장부 상의 상부 전극, 및 상기 하부 전극의 측벽의 일부를 둘러싸고, 상기 하부 전극의 상기 측벽으로부터 상기 하부 전극의 상기 측벽에 수직한 방향으로 돌출되는 보호 스페이서를 포함한다. 상기 보호 스페이서의 하면의 높이는 상기 하부 전극의 하면의 높이보다 높다.
Description
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 자기터널접합을 구비하는 자기 기억 소자에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체들의 자화 방향들이 서로 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 자기 기억 소자를 제공하는데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 하부 전극, 상기 하부 전극 상의 정보 저장부, 상기 정보 저장부 상의 상부 전극, 및 상기 하부 전극의 측벽의 일부를 둘러싸고, 상기 하부 전극의 상기 측벽으로부터 상기 하부 전극의 상기 측벽에 수직한 방향으로 돌출되는 보호 스페이서를 포함하되, 상기 보호 스페이서의 하면의 높이는 상기 하부 전극의 하면의 높이보다 높을 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 하부 전극의 상기 측벽의 적어도 일부를 둘러싸는 절연 스페이서를 더 포함하되, 상기 절연 스페이서는 상기 하부 전극과 상기 보호 스페이서 사이에 배치되고, 상기 보호 스페이서는 상기 절연 스페이서의 측벽의 일부를 둘러싸고, 상기 절연 스페이서의 상기 측벽으로부터 상기 절연 스페이서의 상기 측벽에 수직한 방향으로 돌출될 수 있다.
일 실시예에 따르면, 상기 보호 스페이서의 상기 하면의 높이는 상기 절연 스페이서의 하면의 높이보다 높을 수 있다.
일 실시예에 따르면, 상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이와 실질적으로 동일할 수 있다.
다른 실시예에 따르면, 상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 정보 저방부는 상기 하부 전극 상에 차례로 적층된 제1 자성 패턴, 터널 배리어 패턴, 및 제2 자성 패턴을 포함하고, 상기 제1 자성 패턴 및 상기 터널 배리어 패턴은 상기 하부 전극의 상면을 덮고, 상기 하부 전극의 상기 측벽 상으로 연장되어 상기 하부 전극의 상기 측벽의 일부를 둘러쌀 수 있다.
일 실시예에 따르면, 상기 제2 자성 패턴은 상기 하부 전극의 상기 상면 상에 한정적으로 배치되고, 상기 제2 자성 패턴의 하면의 면적은 상기 터널 배리어 패턴의 상면의 면적보다 작을 수 있다.
일 실시예에 따르면, 상기 보호 스페이서는 상기 하부 전극의 상기 측벽과 상기 제1 자성 패턴 사이에 배치되고, 상기 보호 스페이서의 상기 하면은 절연막에 접할 수 있다.
일 실시예에 따르면, 상기 제1 자성 패턴 및 상기 터널 배리어 패턴은 상기 보호 스페이서의 상면의 적어도 일부 및 상기 보호 스페이서의 측벽의 적어도 일부를 덮을 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 하부 전극의 상기 측벽을 둘러싸는 절연 스페이서를 더 포함하되, 상기 절연 스페이서는 상기 보호 스페이서와 상기 하부 전극 사이에 배치되고, 상기 하부 전극의 상면, 상기 절연 스페이서의 상면, 및 상기 보호 스페이서의 상면은 공면을 이룰 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 하부 전극의 상기 측벽을 둘러싸는 절연 스페이서를 더 포함하되, 상기 절연 스페이서는 상기 보호 스페이서와 상기 하부 전극 사이에 배치되고, 상기 절연 스페이서의 상면은 상기 하부 전극의 상면과 공면을 이루고, 상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이보다 낮을 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 하부 전극의 상기 측벽을 둘러싸는 절연 스페이서를 더 포함하되, 상기 절연 스페이서는 상기 보호 스페이서와 상기 하부 전극 사이에 배치되고, 상기 절연 스페이서의 상면은 상기 보호 스페이서의 상면과 공면을 이루고, 상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들 중에 어느 하나는 일 방향으로 고정된 자화 방향을 갖고, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들의 자화 방향들은 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 접촉면에 평행할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들의 자화 방향들은 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 접촉면에 수직할 수 있다.
본 발명의 개념에 따르면, 보호 스페이서가 하부 전극의 측벽의 일부를 둘러싸고, 상기 하부 전극의 측벽으로부터 상기 하부 전극의 측벽에 수직한 방향으로 돌출되는 형태를 가짐에 따라, 정보저장막이 상기 하부 전극의 측벽을 따라 연속적으로 증착되지 않을 수 있다. 즉, 복수 개의 상기 하부 전극들 상에 형성되는 상기 정보저장막들은 증착과 동시에 서로 분리되도록 형성될 수 있다. 이에 따라, 복수 개의 상기 하부 전극들 상에 전기적으로 서로 분리된 복수 개의 정보저장부들이 용이하게 형성될 수 있다. 따라서, 우수한 신뢰성을 갖는 자기 기억 소자가 용이하게 제조될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 정보저장부를 나타내는 평면도이다.
도 4a는 본 발명의 실시예들에 따른 정보저장부의 일 예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예들에 따른 정보저장부의 다른 예를 나타내는 단면도이다.
도 5 내지 도 11은 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 13은 본 발명의 제2 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 14 내지 도 20은 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 22는 본 발명의 제2 실시예의 일 변형예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 23 내지 도 25는 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 26은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 27 및 도 28은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 정보저장부를 나타내는 평면도이다.
도 4a는 본 발명의 실시예들에 따른 정보저장부의 일 예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예들에 따른 정보저장부의 다른 예를 나타내는 단면도이다.
도 5 내지 도 11은 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 13은 본 발명의 제2 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 14 내지 도 20은 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 22는 본 발명의 제2 실시예의 일 변형예에 따른 하부 전극 구조체를 나타내는 사시도이다.
도 23 내지 도 25는 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 26은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 27 및 도 28은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 도 2는 본 발명의 제1 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다. 도 3은 본 발명의 실시예들에 따른 정보저장부를 나타내는 평면도이다. 도 4a는 본 발명의 실시예들에 따른 정보저장부의 일 예를 나타내는 단면도이고, 도 4b는 본 발명의 실시예들에 따른 정보저장부의 다른 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 배치될 수 있다. 상기 하부 층간 절연막(102)은 상기 기판(100)에 형성된 스위칭 소자들(미도시)을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그(104)가 배치될 수 있다. 상기 하부 콘택 플러그(104)는 상기 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 하부 콘택 플러그(104)는 도전 물질을 포함할 수 있다.
하부 전극(106)이 상기 하부 층간 절연막(102) 상에 배치될 수 있다. 상기 하부 전극(106)은 상기 하부 콘택 플러그(104)의 상면에 접속될 수 있다. 일 실시예에 따르면, 상기 하부 전극(106)은, 도 2에 도시된 바와 같이, 필라 형태를 가질 수 있다. 절연 스페이서(108)가 상기 하부 전극(106)의 측벽을 둘러쌀 수 있다. 일 실시예에 따르면, 상기 절연 스페이서(108)는 상기 하부 전극(106)의 측벽 전체를 둘러쌀 수 있다. 상기 하부 전극(106) 및 이를 둘러싸는 상기 절연 스페이서(108)는 상기 하부 콘택 플러그(104)의 상면을 완전히 덮을 수 있다. 상기 절연 스페이서(108)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 절연 스페이서(108)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이와 실질적으로 동일할 수 있다.
보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽의 일부를 둘러쌀 수 있다. 상기 보호 스페이서(110)는 상기 절연 스페이서(108)의 측벽으로부터 상기 절연 스페이서(108)의 측벽에 수직한 방향으로 돌출될 수 있다. 일 실시예에 따르면, 상기 보호 스페이서(110)의 하면(110L)의 높이는 상기 하부 전극(106)의 하면의 높이보다 높을 수 있다. 상기 보호 스페이서(110)의 하면(110L)에 대향하는 상기 보호 스페이서(110)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이와 실질적으로 동일할 수 있다.
상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)는 하부 전극 구조체(LES)로 정의될 수 있다. 상기 하부 전극(106)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(106)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 절연 스페이서(108)는 질화물(일 예로, 실리콘 질화물) 및/또는 산화질화물(일 예로, 실리콘 산화질화물)을 포함할 수 있다. 상기 보호 스페이서(110)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 하부 전극(106) 상에 정보 저장부(120)가 배치될 수 있다. 상기 정보 저장부(120)는 자기터널접합 패턴일 수 있다. 상기 정보 저장부(120)는 상기 하부 전극(106) 상에 차례로 적층된 제1 자성 패턴(112), 터널 배리어 패턴(114), 및 제2 자성 패턴(116)을 포함할 수 있다. 상기 제1 자성 패턴(112) 및 상기 제2 자성 패턴(116) 중 어느 하나는 일 방향으로 고정된 자화방향을 갖는 기준 패턴일 수 있고, 다른 하나는 상기 고정된 자화방향에 평행 또는 반평행하게 변경 가능한 자화방향을 갖는 자유 패턴일 수 있다.
상기 제1 자성 패턴(112)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 하부 전극(106)의 측벽 상으로 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 구체적으로, 상기 제1 자성 패턴(112)은 상기 하부 전극(106)의 상면, 상기 절연 스페이서(108)의 상면 및 상기 보호 스페이서(110)의 상면을 덮을 수 있다. 더하여, 상기 제1 자성 패턴(112)은 상기 보호 스페이서(110)의 측벽 상으로 연장되어 상기 보호 스페이서(110)의 측벽의 적어도 일부를 둘러쌀 수 있다. 즉, 상기 제1 자성 패턴(112)과 상기 하부 전극(106)의 측벽 사이에 상기 절연 스페이서(108) 및 상기 보호 스페이서(110)가 개재될 수 있다.
상기 터널 배리어 패턴(114)은 상기 제1 자성 패턴(112)의 상면 상에 배치될 수 있다. 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 제1 자성 패턴(112)의 상면을 따라 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 구체적으로, 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면, 상기 절연 스페이서(108)의 상면 및 상기 보호 스페이서(110)의 상면을 덮을 수 있다. 더하여, 상기 터널 배리어 패턴(114)은 상기 제1 자성 패턴(112)의 상면을 따라 연장되어 상기 보호 스페이서(110)의 측벽의 적어도 일부를 둘러쌀 수 있다.
상기 제2 자성 패턴(116)은 상기 하부 전극(106)의 상면 상에 한정적으로 배치될 수 있다. 이에 따라, 상기 제2 자성 패턴(116)의 하면의 면적은 상기 터널 배리어 패턴(114)의 상면의 면적보다 작을 수 있다. 상기 제2 자성 패턴(116)의 하면의 전체는 상기 터널 배리어 패턴(114)의 상면의 중앙부와 중첩될 수 있다.
상기 정보 저장부(120) 상에 상부 전극(122)이 배치될 수 있다. 즉, 상기 정보 저장부(120)는 상기 하부 전극(106)과 상기 상부 전극(122) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 상부 전극(122)은 상기 제2 자성 패턴(116)의 상면 상에 한정적으로 배치될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 하부 전극(106)의 상면은 실질적으로 원 형상을 가질 수 있다. 이에 따라, 도 3에 도시된 바와 같이, 상기 하부 전극(106)의 측벽의 일부를 둘러싸는 상기 보호 스페이서(110)의 상면도 평면적 관점에서 실질적으로 원 형상을 가질 수 있다. 상기 하부 전극(106)의 상면 및 상기 보호 스페이서(110)의 상면의 형태들에 기인하여, 상기 정보 저장부(120)의 상면 및 상기 상부 전극(122)의 상면도 평면적 관점에서 각각 원 형상을 가질 수 있다.
상기 상부 전극(122)은 도전 물질을 포함할 수 있다. 일 예로, 상기 상부 전극(122)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(일 예로, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(120)는 논리 데이터를 저장할 수 있다. 상기 정보 저장부(120)는 다양한 동작 원리를 이용하여 상기 논리 데이터를 저장할 수 있다. 이하에서, 도 4a 및 도 4b를 참조하여 상기 정보 저장부(120)에 대하여 상세히 설명한다.
일 예로, 도 4a에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(112, 116)의 자화방향들(112a, 116a)은 상기 터널 배리어 패턴(114)과 상기 제2 자성 패턴(116)의 접촉면(또는 상기 하부 전극(106)의 상면)에 실질적으로 평행할 수 있다. 도 4a는 상기 제1 자성 패턴(112)이 기준 패턴이고, 상기 제2 자성 패턴(116)이 자유 패턴인 경우를 예로서 개시하나, 이에 한정되지 않는다. 도 4a에 도시된 바와 달리, 상기 제1 자성 패턴(112)이 자유 패턴이고, 상기 제2 자성 패턴(116)이 기준 패턴일 수도 있다. 상기 기준 패턴은 상기 자유 패턴에 비하여 두껍거나, 상기 기준 패턴의 보자력이 상기 자유 패턴의 보자력보다 클 수 있다.
상기 평행한 자화 방향들(112a, 116a)을 갖는 상기 제1 및 제2 자성 패턴들(112, 116)은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(112)은 상기 제1 자성 패턴(112) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
다른 예로, 도 4b에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(112, 116)의 자화방향들(112a, 116a)은 상기 터널 배리어 패턴(114)과 상기 제2 자성 패턴(116)의 접촉면(또는 상기 하부 전극(106)의 상면)에 실질적으로 수직할 수 있다. 도 4b는 상기 제1 자성 패턴(112)이 기준 패턴이고, 상기 제2 자성 패턴(116)이 자유 패턴인 경우를 예로서 개시하나, 도 4b에 도시된 바와 달리, 상기 제1 자성 패턴(112)이 자유 패턴이고, 상기 제2 자성 패턴(116)이 기준 패턴일 수도 있다.
상기 수직한 자화 방향들(112a, 116a)을 갖는 상기 제1 및 제2 자성 패턴들(112, 116)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
상기 터널 배리어 패턴(114)은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(Mg-Zn) 산화물, 또는 마그네슘-붕소(Mg-B) 산화물 중에서 적어도 하나를 포함할 수 있다.
도 1을 다시 참조하면, 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에 잔여막(120r)이 남아 있을 수 있다. 일 실시예에 따르면, 상기 잔여막(120r)은 상기 제1 자성 패턴(112)과 동일한 물질을 포함하는 제1 막(112r) 및 상기 터널 배리어 패턴(114)과 동일한 물질을 포함하는 제2 막(114r)을 포함할 수 있다.
상기 하부 층간 절연막(102) 상에 상부 층간 절연막(124)이 배치되어, 상기 하부 전극 구조체(LES), 상기 정보 저장부(120), 및 상기 상부 전극(122)을 덮을 수 있다. 상기 보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽으로부터 돌출된 형태를 가짐에 따라, 상기 보호 스페이서(110)의 하면(110L)은 상기 상부 층간 절연막(124)과 접할 수 있다. 즉, 상기 보호 스페이서(110)의 상기 하면(110L)과 상기 상부 층간 절연막(124) 사이에 상기 제1 자성 패턴(112) 및/또는 상기 터널 배리어 패턴(114)이 개재되지 않을 수 있다. 상기 상부 층간 절연막(124)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 상부 층간 절연막(124) 상에 배선(126)이 배치될 수 있다. 상기 배선(126)은 일 방향을 따라 연장될 수 있다. 상기 배선(126)은 상기 일 방향을 따라 배열된 복수 개의 상기 상부 전극들(122)에 접속할 수 있다. 상기 배선(126)은 상기 상부 전극(122)을 통하여 상기 정보 저장부(120)에 전기적으로 접속될 수 있다. 상기 배선(126)은 비트 라인일 수 있다.
도 5 내지 도 11은 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 스위칭 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 하부 층간 절연막(102)이 상기 스위칭 소자들을 덮도록 형성될 수 있다. 상기 스위칭 소자는 전계 효과 트랜지스터일 수 있다. 이와는 달리, 상기 스위칭 소자는 다이오드일 수도 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
하부 콘택 플러그(104)가 상기 하부 층간 절연막(102)을 관통하도록 형성될 수 있다. 상기 하부 콘택 플러그(104)는 상기 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 몰드막(130)이 상기 하부 층간 절연막(102) 상에 형성될 수 있다. 상기 제1 몰드막(130)에 인접한 상기 하부 층간 절연막(102)의 상부는 상기 제1 몰드막(130)에 대하여 식각 선택성을 가질 수 있다. 일 예로, 상기 하부 층간 절연막(102)은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성될 수 있고, 상기 제1 몰드막(130)은 실리콘 산화막으로 형성될 수 있다.
상기 제1 몰드막(130)을 패터닝하여 상기 하부 콘택 플러그(104)를 노출시키는 개구부(132)가 형성될 수 있다. 일 실시예에 따르면, 상기 개구부(132)는 홀 형태를 가질 수 있다.
도 6을 참조하면, 절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 형성될 수 있다. 이 경우, 상기 하부 콘택 플러그(104)가 노출될 수 있다. 구체적으로, 절연막이 상기 개구부(132)가 형성된 상기 기판(100) 상에 컨포멀하게 형성될 수 있다. 상기 절연막은 상기 개구부(132)를 완전하게 채우지 않을 수 있다. 이 후, 상기 제1 몰드막(130)의 상면 및 상기 하부 콘택 플러그(104)의 상면이 노출될 때까지 상기 절연막이 식각될 수 있다. 상기 절연막은, 일 예로 에치 백 공정을 수행하여 식각될 수 있다. 이에 따라, 상기 절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 국소적으로 형성될 수 있다. 상기 절연 스페이서(108)는 상기 제1 몰드막(130)에 대해서 식각 선택성을 가질 수 있다. 일 예로, 상기 절연 스페이서(108)는 실리콘 질화물로 형성될 수 있고, 상기 제1 몰드막(130)은 실리콘 산화물로 형성될 수 있다.
이어서, 도전막이 상기 개구부(132)를 채우도록 형성될 수 있다. 상기 도전막은 상기 제1 몰드막(130)이 노출될 때까지 평탄화될 수 있고, 이에 따라, 하부 전극(106)이 상기 개구부(132) 내에 국소적으로 형성될 수 있다.
도 7을 참조하면, 상기 제1 몰드막(130)의 상부가 제거될 수 있다. 상기 제1 몰드막(130)의 상부를 제거하는 것은 상기 절연 스페이서(108) 및 상기 하부 전극(106)에 대하여 식각 선택성 있는 식각 공정을 이용하여 수행될 수 있다. 일 예로, 상기 제1 몰드막의 상부를 제거하는 것은 습식 식각 공정을 이용하여 수행될 수 있다. 상기 제1 몰드막(130)의 상기 상부가 제거됨에 따라, 상기 절연 스페이서(108)의 외측벽의 일부가 노출될 수 있다.
상기 제1 몰드막(130)의 상기 상부가 제거된 후, 상기 하부 전극(106)은 상기 제1 몰드막(130)에 의해 덮인 하부 영역(106L) 및 상기 제1 몰드막(130)에 의해 덮이지 않은 상부 영역(106U)을 포함할 수 있다. 상기 하부 전극(106)의 상기 하부 영역(106L)을 둘러싸는 상기 절연 스페이서(108)의 하부의 외측벽은 상기 제1 몰드막(130)에 의해 둘러싸일 수 있다. 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸는 상기 절연 스페이서(108)의 상부의 외측벽은 상기 제1 몰드막(130)에 의해 덮이지 않고 노출될 수 있다.
보호 스페이서(110)가 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽 상에 형성될 수 있다. 구체적으로, 상기 기판(100)의 전면 상에 보호막이 컨포멀하게 형성될 수 있다. 이 후, 상기 제1 몰드막(130)의 상면 및 상기 하부 전극(106)의 상면이 노출될 때까지 상기 보호막이 식각될 수 있다. 상기 보호막은 일 예로 에치 백 공정을 수행하여 식각될 수 있다. 이에 따라, 상기 보호 스페이서(110)가 상기 절연 스페이서(108)의 상기 상부의 외측벽 상에 국소적으로 형성될 수 있다. 즉, 상기 보호 스페이서(110)는 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸도록 형성될 수 있고, 상기 절연 스페이서(108)가 상기 하부 전극(106)의 상기 상부 영역(106U)과 상기 보호 스페이서(110) 사이에 개재될 수 있다.
상기 보호 스페이서(110)는 상기 제1 몰드막(130)에 대해서 식각 선택성을 가질 수 있다. 일 예로, 상기 보호 스페이서(110)는 실리콘 질화물로 형성될 수 있고, 상기 제1 몰드막(130)은 실리콘 산화물로 형성될 수 있다. 이 후, 상기 제1 몰드막(130) 상에 상기 보호 스페이서(110) 및 상기 하부 전극(106)을 덮는 제2 몰드막(134)이 형성될 수 있다. 상기 제2 몰드막(134)은 일 예로, 실리콘 산화물로 형성될 수 있다.
도 8을 참조하면, 먼저, 상기 하부 전극(106)이 노출될 때까지 상기 제2 몰드막(134)이 평탄화될 수 있다. 상기 평탄화 공정 동안, 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)가 함께 평탄화될 수 있다. 이에 따라, 상기 하부 전극(106)의 상면, 상기 절연 스페이서(108)의 상면, 및 상기 보호 스페이서(110)의 상면은 실질적으로 동일한 높이에 있을 수 있다.
이 후, 상기 제1 몰드막(130) 및 상기 제2 몰드막(134)이 제거될 수 있다. 상기 제1 몰드막(130) 및 상기 제2 몰드막(134)을 제거하는 것은, 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 상기 제1 몰드막(130) 및 상기 제2 몰드막(134)을 제거하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 따르면, 도시되지 않았지만, 상기 식각 공정 후, 상기 하부 층간 절연막(102) 상에 상기 제1 몰드막(130)의 일부가 남을 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 공정에 의해 상기 제1 몰드막(130) 및 상기 제2 몰드막(134)의 전부가 제거될 수 있다. 이 경우, 상기 식각 공정은 상기 하부 층간 절연막(102)의 상부에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다.
상기 제1 몰드막(130) 및 상기 제2 몰드막(134)이 제거됨에 따라, 하부 전극 구조체(LES)가 노출될 수 있다. 상기 하부 전극 구조체(LES)는 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)를 포함할 수 있다. 상기 보호 스페이서(110)는 상기 절연 스페이서(108)의 외측벽으로부터 상기 절연 스페이서(108)의 외측벽에 수직한 방향으로 돌출되는 형태를 가질 수 있다. 상기 보호 스페이서(110)의 하면(110L)의 높이는 상기 하부 전극(106)의 하면의 높이보다 높을 수 있다.
도 9를 참조하면, 상기 하부 전극 구조체(LES)가 형성된 상기 기판(100) 상에 정보저장막(121)이 형성될 수 있다. 상기 정보 저장막(121)은 상기 하부 전극(106)의 상면 및 측벽의 일부를 덮을 수 있다. 상기 하부 전극(106)의 상면 상의 상기 정보 저장막(121)은, 상기 하부 전극(106)의 측벽 상의 상기 정보 저장막(121)보다 두껍게 형성될 수 있다. 상기 정보 저장막(121)은 물리 기상 증착법(physical vapor deposition (PVD) method) 또는 열악한 단차 도포성(poor step coverage)의 화학 기상 증착법(chemical vapor deposition (CVD) method)을 이용하여 형성될 수 있다.
상기 정보 저장막(121)은 상기 하부 전극(106)의 상면과 접촉할 수 있다. 이와는 대조적으로, 상기 절연 스페이서(108) 및 상기 보호 스페이서(110)가 상기 정보 저장막(121)과 상기 하부 전극(106)의 측벽 사이에 개재되어, 상기 정보 저장막(121)은 상기 하부 전극(106)의 측벽과 접촉하지 않을 수 있다.
상기 보호 스페이서(110)가 상기 절연 스페이서의 외측벽으로부터 돌출된 형태를 가짐에 따라, 상기 정보저장막(121)은 상기 하부 전극(106)의 측벽을 따라 연속적으로 증착되지 않을 수 있다. 즉, 적어도 상기 보호 스페이서(110)의 하면(110L) 상에는 상기 정보저장막(121)이 형성되지 않을 수 있다. 더하여, 상기 정보 저장막(121)은, 도 9에 도시된 바와 같이, 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에도 형성될 수 있다. 일 실시예에 따르면, 적어도 상기 보호 스페이서(110)와 수직적으로 중첩하는 상기 하부 층간 절연막(102)의 일 영역 상에는 상기 정보 저장막(121)이 형성되지 않을 수 있다. 즉, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 전기적으로 서로 분리되도록 형성될 수 있다.
상기 정보저장막(121)이 상기 하부 전극(106)의 측벽 및 상기 하부 층간 절연막의 상면을 따라 연속적으로 증착되는 경우, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 전기적으로 서로 접속될 수 있다. 따라서, 후속 공정에서, 복수 개의 상기 하부 전극들(106) 상에 형성된 상기 정보저장막들(121)을 전기적으로 분리시키기 위한 공정이 요구될 수 있다.
본 발명의 실시예에 따르면, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 증착과 동시에 전기적으로 서로 분리되도록 형성될 수 있다. 이에 따라, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)을 전기적으로 분리시키기 위한 후속 공정이 요구되지 않을 수 있다.
상기 하부 전극(106) 및 상기 절연 스페이서(108)는 상기 하부 콘택 플러그(104)의 상면을 완전히 덮을 수 있다. 이에 따라, 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에 형성된 상기 정보 저장막(121)은 상기 하부 콘택 플러그(104)로부터 이격될 수 있다.
일 실시예에 따르면, 상기 정보 저장막(121)은 차례로 적층된 제1 자성막(113), 터널 배리어막(115), 및 제2 자성막(117)을 포함하는 자기터널접합막일 수 있다. 상기 제1 및 제2 자성막들(113, 117) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 상기 기준층 및 자유층의 자화 방향들은 상기 하부 전극(106)의 상면에 대하여 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
다른 예로, 상기 기준층 및 자유층의 자화방향들은 상기 하부 전극(106)의 상면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 기준층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
상기 터널 배리어막(115)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 제1 자성막(113), 터널 배리어막(115), 및 제2 자성막(117)의 각각은 상기 물리 기상 증착법 또는 상기 열악한 단차도포성을 갖는 상기 화학 기상 증착법으로 형성될 수 있다. 이에 따라, 상기 막들(113, 115, 117)의 각각은 상기 하부 전극(106)의 측벽에서 보다 상기 하부 전극(106)의 상면에서 더 두꺼울 수 있다.
도 10을 참조하면, 상기 정보저장막(121)이 형성된 상기 기판(100) 상에 도전 패턴(123)이 형성될 수 있다. 상기 도전 패턴(123)을 형성하는 것은, 상기 정보저장막(121)이 형성된 상기 기판(100) 상에 도전막을 형성하는 것, 및 상기 도전막을 패터닝하는 것을 포함할 수 있다. 상기 도전막은 물리 기상 증착법 또는 열악한 단차 도포성을 갖는 화학 기상 증착법을 이용하여 형성될 수 있다. 상기 도전막은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 도전막을 패터닝하는 것은, 상기 도전막 상에 상기 도전 패턴(123)을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 도전막을 식각하는 것을 포함할 수 있다. 상기 도전막을 식각하는 것은, 상기 제2 자성막(117), 상기 절연 스페이서(108), 상기 보호 스페이서(110), 및 상기 하부 층간 절연막(102)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정은 일 예로, 건식 또는 습식 식각 공정일 수 있다. 상기 식각 공정 후, 상기 마스크 패턴은 제거될 수 있다.
상기 도전 패턴(123)은 상기 하부 전극(106)의 상면 상에 위치한 상기 정보 저장막(121) 상에 형성될 수 있다. 즉, 상기 도전 패턴(123)은 상기 하부 전극(106)의 상면 상에 형성될 수 있다. 이에 따라, 상기 하부 전극(106)의 측벽 상의 상기 정보 저장막(121)이 노출될 수 있다.
도 11을 참조하면, 상기 노출된 상기 정보 저장막(121)을 식각하여 정보저장부(120)가 형성될 수 있다.
구체적으로, 상기 노출된 상기 정부 저장막(121)은, 상기 기판(100)의 상면에 대하여 경사(tilt)진 식각 방향(A)을 갖는 이방성 식각 공정에 의해 식각될 수 있다. 상기 이방성 식각 공정은 이온 빔 식각(Ion Beam Etching) 공정일 수 있다. 상기 이방성 식각 공정에 의해, 상기 하부 전극(106)의 측벽 상의 상기 제2 자성막(117)이 식각되어, 상기 하부 전극(106)의 측벽 상의 상기 터널 배리어막(115)이 노출될 수 있다. 이에 따라, 상기 제1 및 제2 자성막들(113, 117)이 전기적으로 분리될 수 있다.
상기 정보저장막(121)이 상기 하부 전극(106)의 측벽 및 상기 하부 층간 절연막(102)의 상면을 따라 연속적으로 증착되는 경우, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 전기적으로 서로 접속될 수 있다. 이에 따라, 상기 이방성 식각 공정 동안, 복수 개의 상기 하부 전극(106) 상에 형성된 상기 정보저장막들(121)을 전기적으로 서로 분리시키는 것이 요구될 수 있다. 즉, 상기 이방성 식각 공정 동안, 상기 제2 자성막(117) 뿐만 아니라, 상기 터널 배리어막(115) 및 상기 제1 자성막(113)의 식각이 요구될 수 있다.
본 발명의 실시예에 따르면, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 증착과 동시에 전기적으로 서로 분리되도록 형성될 수 있다. 이에 따라, 상기 이방성 식각 공정에 의해 상기 제2 자성막(117)만을 식각하여 상기 제1 및 제2 자성막들(113, 117)을 전기적으로 분리함으로써, 상기 정보저장부(120)가 용이하게 형성될 수 있다.
상기 이방성 식각 공정에 의해, 차례로 적층된 제1 자성 패턴(112), 터널 배리어 패턴(114), 및 제2 자성 패턴(116)을 포함하는 상기 정보 저장부(120)가 형성될 수 있다. 상기 제1 자성 패턴(112) 및 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 하부 전극(106)의 상기 측벽 상으로 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 상기 제2 자성 패턴(116)은 상기 하부 전극(106)의 상면 상에 한정적으로 형성될 수 있다. 이에 따라, 상기 제2 자성 패턴(116)의 하면의 면적은 상기 터널 배리어 패턴(114)의 상면의 면적보다 작을 수 있다. 상기 제2 자성 패턴(116)의 상기 하면의 전체는 상기 터널 배리어 패턴(114)의 상기 상면의 중앙부와 중첩되도록 형성될 수 있다.
상기 이방성 식각 공정에 의해 상기 도전 패턴(123)의 일부가 식각되어 상부 전극(122)이 형성될 수 있다. 상기 상부 전극(122)은 상기 제2 자성 패턴(116)의 상면 상에 한정적으로 형성될 수 있다.
상기 정보 저장부(120)가 형성된 후, 잔여막(120r)이 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에 잔존될 수 있다. 일 실시예에 따르면, 상기 잔여막(120r)은 상기 제1 자성 패턴(112)과 동일한 물질을 포함하는 제1 막(112r) 및 상기 터널 배리어 패턴(114)과 동일한 물질을 포함하는 제2 막(114r)을 포함할 수 있다. 상기 잔여막(120r)은 적어도 상기 제1 자성 패턴(112)과 동일한 물질을 포함할 수 있다.
도 1을 다시 참조하면, 상기 기판(100)의 전면 상에 상부 층간 절연막(124)이 형성될 수 있다. 상기 상부 층간 절연막(124)은 상기 하부 전극 구조체(LES), 상기 정보저장부(120), 및 상기 상부 전극(122)을 덮도록 형성될 수 있다. 상기 보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽으로부터 돌출된 형태를 가짐에 따라, 상기 보호 스페이서(110)의 하면(110L)은 상기 상부 층간 절연막(124)과 접할 수 있다.
상기 상부 층간 절연막(124)의 상면은 평탄화될 수 있다. 상기 상부 층간 절연막(124)은 단일층 또는 다층일 수 있다. 일 예로, 상기 상부 층간 절연막(124)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.
상기 상부 층간 절연막(124) 상에 배선(126)이 형성될 수 있다. 상기 배선(126)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 복수 개의 상기 상부 전극들(122)과 접속될 수 있다. 일 실시예에 따르면, 상기 배선(126)은 비트 라인의 기능을 수행할 수 있다.
본 발명의 개념에 따르면, 상기 보호 스페이서(110)는 상기 하부 전극(106)의 측벽의 일부를 둘러싸고, 상기 하부 전극(106)의 상기 측벽으로부터 상기 하부 전극(106)의 상기 측벽에 수직한 방향으로 돌출되는 형태를 가질 수 있다. 상기 보호 스페이서(110)에 의해 상기 정보저장막(121)이 상기 하부 전극(106)의 측벽을 따라 연속적으로 증착되지 않을 수 있다. 즉, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 증착과 동시에 서로 분리되도록 형성될 수 있다. 이에 따라, 후속 이방성 식각 공정에 의해 상기 제2 자성막(117)만을 식각함으로써, 전기적으로 서로 분리된 복수 개의 상기 정보저장부들(120)이 용이하게 형성될 수 있다. 따라서, 우수한 신뢰성을 갖는 자기 기억 소자가 용이하게 제조될 수 있다.
도 12는 본 발명의 제2 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 도 13은 본 발명의 제2 실시예에 따른 하부 전극 구조체를 나타내는 사시도이다. 도 1 내지 도 3, 도 4a, 및 도 4b를 참조하여 설명한 본 발명의 제1 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 12 및 도 13을 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 배치될 수 있다. 상기 하부 층간 절연막(102) 내에 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그(104)가 배치될 수 있다.
하부 전극(106)이 상기 하부 층간 절연막(102) 상에 배치될 수 있다. 상기 하부 전극(106)은 상기 하부 콘택 플러그(104)의 상면에 접속될 수 있다. 일 실시예에 따르면, 상기 하부 전극(106)은, 도 13에 도시된 바와 같이, 필라 형태를 가질 수 있다. 절연 스페이서(108)가 상기 하부 전극(106)의 측벽을 둘러쌀 수 있다. 일 실시예에 따르면, 상기 절연 스페이서(108)는 상기 하부 전극(106)의 측벽 전체를 둘러쌀 수 있다. 상기 하부 전극(106) 및 이를 둘러싸는 상기 절연 스페이서(108)는 상기 하부 콘택 플러그(104)의 상면을 완전히 덮을 수 있다. 상기 절연 스페이서(108)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 절연 스페이서(108)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이와 실질적으로 동일할 수 있다.
보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽의 일부를 둘러쌀 수 있다. 상기 보호 스페이서(110)는 상기 절연 스페이서(108)의 측벽으로부터 상기 절연 스페이서(108)의 측벽에 수직한 방향으로 돌출될 수 있다. 일 실시예에 따르면, 상기 보호 스페이서(110)의 하면(110L)의 높이는 상기 하부 전극(106)의 하면의 높이보다 높을 수 있다. 도 1 및 도 2를 참조하여 설명한 본 발명의 제1 실시예와 달리, 본 실시예에 따르면, 상기 보호 스페이서(110)의 하면(110L)에 대향하는 상기 보호 스페이서(110)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이보다 낮을 수 있다. 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)는 하부 전극 구조체(LES)로 정의될 수 있다.
상기 하부 전극(106) 상에 정보 저장부(120)가 배치될 수 있다. 상기 정보 저장부(120)는 자기터널접합 패턴일 수 있다. 상기 정보 저장부(120)는 상기 하부 전극(106) 상에 차례로 적층된 제1 자성 패턴(112), 터널 배리어 패턴(114), 및 제2 자성 패턴(116)을 포함할 수 있다.
상기 제1 자성 패턴(112)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 하부 전극(106)의 측벽 상으로 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 구체적으로, 상기 제1 자성 패턴(112)은 상기 하부 전극(106)의 상면 및 상기 절연 스페이서(108)의 상면을 덮을 수 있고, 상기 절연 스페이서(108)의 측벽 상으로 연장되어 상기 절연 스페이서(108)의 측벽의 일부를 둘러쌀 수 있다. 더하여, 상기 제1 자성 패턴(112)은 상기 보호 스페이서(110)의 상면 및 측벽 상으로 연장되어 상기 보호 스페이서(110)의 상기 측벽의 적어도 일부를 둘러쌀 수 있다.
상기 터널 배리어 패턴(114)은 상기 제1 자성 패턴(112)의 상면 상에 배치될 수 있다. 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 제1 자성 패턴(112)의 상면을 따라 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 구체적으로, 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면 및 상기 절연 스페이서(108)의 상면을 덮을 수 있고, 상기 제1 자성 패턴(112)의 상면을 따라 연장되어 상기 절연 스페이서(108)의 측벽의 일부, 상기 보호 스페이서(110)의 상면, 및 상기 보호 스페이서(110)의 측벽의 일부를 둘러쌀 수 있다.
상기 제2 자성 패턴(116)은 상기 하부 전극(106)의 상면 상에 한정적으로 배치될 수 있다. 이에 따라, 상기 제2 자성 패턴(116)의 하면의 면적은 상기 터널 배리어 패턴(114)의 상면의 면적보다 작을 수 있다. 상기 제2 자성 패턴(116)의 상기 하면의 전체는 상기 터널 배리어 패턴(114)의 상기 상면의 중앙부와 중첩될 수 있다.
상기 정보 저장부(120) 상에 상부 전극(122)이 배치될 수 있다. 상기 상부 전극(122)은 상기 제2 자성 패턴(116)의 상면 상에 한정적으로 배치될 수 있다.
도 3을 참조하여 설명한 본 발명의 제1 실시예와 같이, 본 실시예에서도, 상기 하부 전극(106)의 상면은 평면적 관점에서 실질적으로 원 형상을 가질 수 있다. 이에 따라, 상기 하부 전극(106)의 측벽의 일부를 둘러싸는 상기 보호 스페이서(110)의 상면도 평면적 관점에서 실질적으로 원 형상을 가질 수 있다.
도 12를 다시 참조하면, 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에 잔여막(120r)이 남아 있을 수 있다. 일 실시예에 따르면, 상기 잔여막(120r)은 상기 제1 자성 패턴(112)과 동일한 물질을 포함하는 제1 막(112r) 및 상기 터널 배리어 패턴(114)과 동일한 물질을 포함하는 제2 막(114r)을 포함할 수 있다.
상기 하부 층간 절연막(102) 상에 상부 층간 절연막(124)이 배치되어, 상기 하부 전극 구조체(LES), 상기 정보 저장부(120), 및 상기 상부 전극(122)을 덮을 수 있다. 상기 보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽으로부터 돌출된 형태를 가짐에 따라, 상기 보호 스페이서(110)의 하면(110L)은 상기 상부 층간 절연막(124)과 접할 수 있다.
상기 상부 층간 절연막(124) 상에 배선(126)이 배치될 수 있다. 상기 배선(126)은 일 방향을 따라 연장될 수 있다. 상기 배선(126)은 상기 일 방향을 따라 배열된 복수 개의 상기 상부 전극들(122)에 접속할 수 있다.
도 14 내지 도 20은 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 5 내지 도 11을 참조하여 설명한 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있고, 하부 콘택 플러그(104)가 상기 하부 층간 절연막(102)을 관통하도록 형성될 수 있다. 제1 몰드막(130), 중간막(140), 및 제2 몰드막(134)이 상기 하부 층간 절연막(102) 상에 차례로 적층되어 형성될 수 있다. 일 예로, 상기 제1 및 제2 몰드막(130, 134)은 실리콘 산화막으로 형성될 수 있고, 상기 중간막(140)은 실리콘 질화막으로 형성될 수 있다.
차례로 적층된 상기 제1 몰드막(130), 상기 중간막(140), 및 상기 제2 몰드막(134)을 패터닝하여 상기 하부 콘택 플러그(104)를 노출시키는 개구부(132)가 형성될 수 있다. 일 실시예에 따르면, 상기 개구부(132)는 홀 형태를 가질 수 있다.
도 15를 참조하면, 절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 형성될 수 있다. 이 경우, 상기 하부 콘택 플러그(104)가 노출될 수 있다. 구체적으로, 절연막이 상기 개구부(132)가 형성된 상기 기판(100) 상에 컨포멀하게 형성될 수 있다. 상기 절연막은 상기 개구부(132)를 완전하게 채우지 않을 수 있다. 이 후, 상기 제2 몰드막(134)의 상면 및 상기 하부 콘택 플러그(104)의 상면이 노출될 때까지 상기 절연막이 식각될 수 있다. 이에 따라, 상기 절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 국소적으로 형성될 수 있다.
이어서, 도전막이 상기 개구부(132)를 채우도록 형성될 수 있다. 상기 도전막은 상기 제2 몰드막(134)이 노출될 때까지 평탄화될 수 있고, 이에 따라, 하부 전극(106)이 상기 개구부(132) 내에 국소적으로 형성될 수 있다.
도 16을 참조하면, 상기 제2 몰드막(134)이 제거될 수 있다. 상기 제2 몰드막(134)을 제거하는 것은, 상기 절연 스페이서(108), 상기 하부 전극(106), 및 상기 중간막(140)에 대하여 식각 선택성 있는 식각 공정을 이용하여 수행될 수 있다. 일 예로, 상기 제2 몰드막(134)을 제거하는 것은 습식 식각 공정을 이용하여 수행될 수 있다. 상기 제2 몰드막(134)이 제거됨에 따라, 상기 절연 스페이서(108)의 외측벽의 일부가 노출될 수 있다.
상기 제2 몰드막(134)이 제거된 후, 상기 하부 전극(106)은 상기 제1 몰드막(130) 및 상기 중간막(140)에 의해 덮인 하부 영역(106L), 및 상기 막들(130, 140)에 의해 덮이지 않고 노출되는 상부 영역(106U)을 포함할 수 있다. 상기 하부 전극(106)의 상기 하부 영역(106L)을 둘러싸는 상기 절연 스페이서(108)의 하부의 외측벽은 상기 제1 몰드막(130) 및 상기 중간막(140)에 의해 둘러싸일 수 있다. 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸는 상기 절연 스페이서(108)의 상부의 외측벽은 상기 막들(130, 140)에 의해 덮이지 않고 노출될 수 있다.
희생 스페이서(142)가 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽 상에 형성될 수 있다. 구체적으로, 상기 기판(100)의 전면 상에 희생막이 컨포멀하게 형성될 수 있다. 이 후, 상기 중간막(140) 및 상기 하부 전극(106)의 상면이 노출될 때까지 상기 희생막이 식각될 수 있다. 상기 희생막은 일 예로 에치 백 공정을 수행하여 식각될 수 있다. 이에 따라, 상기 희생 스페이서(142)가 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽 상에 국소적으로 형성될 수 있다. 즉, 상기 희생 스페이서(142)는 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸도록 형성될 수 있고, 상기 절연 스페이서(108)가 상기 하부 전극(106)의 상기 상부 영역(106U)과 상기 희생 스페이서(142) 사이에 개재될 수 있다.
상기 희생 스페이서(142)는 상기 중간막(140)에 대해서 식각 선택성을 가질 수 있다. 일 예로, 상기 희생 스페이서(142)는 실리콘 산화물로 형성될 수 있고, 상기 중간막(140)은 실리콘 질화물로 형성될 수 있다.
도 17을 참조하면, 상기 희생 스페이서(142)를 식각 마스크로 상기 중간막(140)을 패터닝하여 보호 스페이서(110)가 형성될 수 있다. 상기 중간막(140)을 패터닝하는 것은, 일 예로, 건식 식각 공정을 이용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 제1 몰드막(130)의 상부가 과식각될 수 있다.
도 18을 참조하면, 먼저, 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)이 제거될 수 있다. 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)을 제거하는 것은 상기 절연 스페이서(108), 상기 보호 스페이서(110), 및 상기 하부 전극(106)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)을 제거하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있다. 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)이 제거됨에 따라, 하부 전극 구조체(LES)가 노출될 수 있다. 상기 하부 전극 구조체(LES)는 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)를 포함할 수 있다.
이 후, 정보저장막(121)이 상기 하부 전극 구조체(LES)를 갖는 상기 기판(100) 상에 형성될 수 있다. 상기 정보 저장막(121)은 상기 하부 전극(106)의 상면 및 측벽의 일부를 덮을 수 있다. 상기 정보 저장막(121)은 상기 하부 전극(106)의 상면과 접촉할 수 있다. 이와는 대조적으로, 상기 절연 스페이서(108)가 상기 정보 저장막(121)과 상기 하부 전극(106)의 측벽 사이에 개재되어, 상기 정보 저장막(121)은 상기 하부 전극(106)의 측벽과 접촉하지 않을 수 있다. 더하여, 상기 정보 저장막(121)은 상기 보호 스페이서(110)의 상면을 덮을 수 있고, 상기 보호 스페이서(110)의 측벽의 적어도 일부를 덮을 수 있다.
상기 보호 스페이서(110)가 상기 절연 스페이서의 외측벽으로부터 돌출된 형태를 가짐에 따라, 상기 정보저장막(121)은 상기 하부 전극(106)의 측벽을 따라 연속적으로 증착되지 않을 수 있다. 즉, 적어도 상기 보호 스페이서(110)의 하면(110L) 상에는 상기 정보저장막(121)이 형성되지 않을 수 있다. 더하여, 적어도 상기 보호 스페이서(110)와 수직적으로 중첩하는 상기 하부 층간 절연막(102)의 일 영역 상에는 상기 정보 저장막(121)이 형성되지 않을 수 있다. 즉, 복수 개의 상기 하부 전극들(106) 상에 형성되는 상기 정보저장막들(121)은 증착과 동시에 전기적으로 서로 분리되도록 형성될 수 있다.
도 19를 참조하면, 상기 정보저장막(121)이 형성된 상기 기판(100) 상에 도전 패턴(123)이 형성될 수 있다. 상기 도전 패턴(123)은 상기 하부 전극(106)의 상면 상에 위치한 상기 정보 저장막(121) 상에 형성될 수 있다. 즉, 상기 도전 패턴(123)은 상기 하부 전극(106)의 상면 상에 한정적으로 형성될 수 있다. 이에 따라, 상기 하부 전극(106)의 측벽 상의 상기 정보 저장막(121)이 노출될 수 있다.
도 20을 참조하면, 상기 노출된 상기 정보 저장막(121)을 식각하여 정보저장부(120)가 형성될 수 있다. 구체적으로, 상기 노출된 상기 정부 저장막(121)은, 상기 기판(100)의 상면에 대하여 경사(tilt)진 식각 방향(A)을 갖는 이방성 식각 공정에 의해 식각될 수 있다. 상기 이방성 식각 공정에 의해, 상기 하부 전극(106)의 측벽 상의 상기 제2 자성막(117)이 식각되어, 상기 하부 전극(106)의 측벽 상의 상기 터널 배리어막(115)이 노출될 수 있다. 이에 따라, 상기 제1 및 제2 자성막들(113, 117)이 전기적으로 분리될 수 있다.
상기 이방성 식각 공정에 의해, 차례로 적층된 제1 자성 패턴(112), 터널 배리어 패턴(114), 및 제2 자성 패턴(116)을 포함하는 상기 정보 저장부(120)가 형성될 수 있다. 상기 제1 자성 패턴(112) 및 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 하부 전극(106)의 측벽 상으로 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 더하여, 상기 제1 자성 패턴(112) 및 상기 터널 배리어 패턴(114)은 상기 보호 스페이서(110)의 상면을 덮을 수 있고, 상기 보호 스페이서(110)의 측벽의 적어도 일부를 덮을 수 있다. 상기 제2 자성 패턴(116)은 상기 하부 전극(106)의 상면 상에 한정적으로 형성될 수 있다.
상기 이방성 식각 공정에 의해 상기 도전 패턴(123)의 일부가 식각되어 상부 전극(122)이 형성될 수 있다. 상기 상부 전극(122)은 상기 제2 자성 패턴(116)의 상면 상에 한정적으로 형성될 수 있다.
상기 정보 저장부(120)가 형성된 후, 잔여막(120r)이 복수 개의 상기 하부 전극들(106) 사이의 상기 하부 층간 절연막(102) 상에 잔존될 수 있다. 일 실시예에 따르면, 상기 잔여막(120r)은 상기 제1 자성 패턴(112)과 동일한 물질을 포함하는 제1 막(112r) 및 상기 터널 배리어 패턴(114)과 동일한 물질을 포함하는 제2 막(114r)을 포함할 수 있다.
도 12를 다시 참조하면, 상기 기판(100)의 전면 상에 상부 층간 절연막(124)이 형성될 수 있다. 상기 상부 층간 절연막(124)은 상기 하부 전극 구조체(LES), 상기 정보저장부(120), 및 상기 상부 전극(122)을 덮도록 형성될 수 있다. 상기 보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽으로부터 돌출된 형태를 가짐에 따라, 상기 보호 스페이서(110)의 하면(110L)은 상기 상부 층간 절연막(124)과 접할 수 있다.
상기 상부 층간 절연막(124) 상에 배선(126)이 형성될 수 있다. 상기 배선(126)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 복수 개의 상기 상부 전극들(122)과 접속될 수 있다.
도 21은 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자를 나타내는 단면도이다. 도 22는 본 발명의 제2 실시예의 일 변형예에 따른 하부 전극 구조체를 나타내는 사시도이다. 도 12 및 도 13 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 21 및 도 22를 참조하면, 하부 전극(106)이 하부 층간 절연막(102) 상에 배치될 수 있다. 상기 하부 전극(106)은 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그(104)의 상면에 접속될 수 있다.
일 실시예에 따르면, 상기 하부 전극(106)은, 도 22에 도시된 바와 같이, 필라 형태를 가질 수 있다. 절연 스페이서(108)가 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 상기 절연 스페이서(108)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이보다 낮을 수 있다. 상기 절연 스페이서(108)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이와 실질적으로 동일할 수 있다.
보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽의 일부를 둘러쌀 수 있다. 상기 보호 스페이서(110)는 상기 절연 스페이서(108)의 상기 측벽으로부터 상기 절연 스페이서(108)의 상기 측벽에 수직한 방향으로 돌출될 수 있다. 일 실시예에 따르면, 상기 보호 스페이서(110)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이보다 높을 수 있다. 상기 보호 스페이서(110)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이보다 낮을 수 있다. 상기 보호 스페이서(110)의 상면은 상기 절연 스페이서(108)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 전극(106) 상에 정보 저장부(120)가 배치될 수 있다. 상기 정보 저장부(120)는 상기 하부 전극(106) 상에 차례로 적층된 제1 자성 패턴(112), 터널 배리어 패턴(114), 및 제2 자성 패턴(116)을 포함할 수 있다.
상기 제1 자성 패턴(112) 및 상기 터널 배리어 패턴(114)은 상기 하부 전극(106)의 상면을 덮을 수 있고, 상기 하부 전극(106)의 측벽 상으로 연장되어 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 본 실시예에서, 상기 제1 자성 패턴(112)은 상기 하부 전극(106)의 측벽과 직접 접촉할 수 있다. 더하여, 상기 제1 자성 패턴(112) 및 상기 터널 배리어 패턴(114)은 상기 보호 스페이서(110)의 상면 및 측벽 상으로 연장되어 상기 보호 스페이서(110)의 상기 측벽의 적어도 일부를 둘러쌀 수 있다. 상기 제2 자성 패턴(116)은 상기 하부 전극(106)의 상면 상에 한정적으로 배치될 수 있다.
도 23 내지 도 25는 본 발명의 제2 실시예의 일 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 14 내지 도 20을 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 14 내지 도 16을 참조하여 설명한 바와 같이, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있고, 하부 콘택 플러그(104)가 상기 하부 층간 절연막(102)을 관통하도록 형성될 수 있다. 제1 몰드막(130), 중간막(140), 및 제2 몰드막(134)이 상기 하부 층간 절연막(102) 상에 차례로 적층되어 형성될 수 있다. 차례로 적층된 상기 제1 몰드막(130), 상기 중간막(140), 및 상기 제2 몰드막(134)을 패터닝하여 상기 하부 콘택 플러그(104)를 노출시키는 개구부(132)가 형성될 수 있다.
절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 형성될 수 있고, 하부 전극(106)이 상기 개구부(132)를 채우도록 형성될 수 있다. 이 후, 상기 제2 몰드막(134)이 제거될 수 있다. 상기 제2 몰드막(134)이 제거됨에 따라, 상기 절연 스페이서(108)의 외측벽의 일부가 노출될 수 있다. 즉, 상기 하부 전극(106)의 하부 영역(106L)을 둘러싸는 상기 절연 스페이서(108)의 하부의 외측벽은 상기 제1 몰드막(130) 및 상기 중간막(140)에 의해 둘러싸일 수 있고, 상기 하부 전극(106)의 상부 영역(106U)을 둘러싸는 상기 절연 스페이서(108)의 상부의 외측벽은 상기 막들(130, 140)에 의해 덮이지 않고 노출될 수 있다.
도 23을 참조하면, 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽이 제거될 수 있다. 이에 따라, 상기 하부 전극(106)의 상기 상부 영역(106U)의 측벽이 노출될 수 있다. 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽을 제거하는 것은, 상기 하부 전극(106)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 중간막(140)의 상부가 식각될 수 있다.
도 24를 참조하면, 희생 스페이서(142)가 상기 하부 전극(106)의 노출된 상기 상부 영역(106U)의 측벽 상에 형성될 수 있다. 상기 희생 스페이서(142)는 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸도록 형성될 수 있고, 상기 하부 전극(106)의 상기 상부 영역(106U)의 측벽에 직접 접촉할 수 있다.
상기 희생 스페이서(142)를 식각 마스크로 상기 중간막(140)을 패터닝하여 보호 스페이서(110)가 형성될 수 있다. 상기 중간막(140)을 패터닝하는 것은, 일 예로, 건식 식각 공정을 이용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 제1 몰드막(130)의 상부가 과식각될 수 있다.
도 25를 참조하면, 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)이 제거될 수 있다. 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)을 제거하는 것은 상기 절연 스페이서(108), 상기 보호 스페이서(110), 및 상기 하부 전극(106)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)이 제거됨에 따라, 하부 전극 구조체(LES)가 노출될 수 있다. 상기 하부 전극 구조체(LES)는 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)를 포함할 수 있다.
이 후의 공정은, 도 18 내지 도 20을 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법과 동일하다.
도 26은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자를 나타내는 단면도이다. 도 12 및 도 13 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 26을 참조하면, 하부 전극(106)이 하부 층간 절연막(102) 상에 배치될 수 있다. 상기 하부 전극(106)은 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그(104)의 상면에 접속될 수 있다.
절연 스페이서(108)가 상기 하부 전극(106)의 측벽의 일부를 둘러쌀 수 있다. 상기 절연 스페이서(108)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이보다 낮을 수 있다. 상기 절연 스페이서(108)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이와 실질적으로 동일할 수 있다.
보호 스페이서(110)가 상기 절연 스페이서(108)의 측벽의 일부를 둘러쌀 수 있다. 상기 보호 스페이서(110)는 상기 절연 스페이서(108)의 상기 측벽으로부터 상기 절연 스페이서(108)의 상기 측벽에 수직한 방향으로 돌출될 수 있다. 일 실시예에 따르면, 상기 보호 스페이서(110)의 하면의 높이는 상기 하부 전극(106)의 하면의 높이보다 높을 수 있다. 상기 보호 스페이서(110)의 상면의 높이는 상기 하부 전극(106)의 상면의 높이보다 낮을 수 있다. 상기 보호 스페이서(110)의 상면은 상기 절연 스페이서(108)의 상면과 실질적으로 공면을 이룰 수 있다. 일 단면의 관점에서, 상기 보호 스페이서(110)의 외측벽은 경사진 프로파일을 가질 수 있다. 즉, 상기 보호 스페이서(110)의 하면의 면적은 상기 보호 스페이서(110)의 상면의 면적보다 클 수 있다.
도 27 및 도 28은 본 발명의 제2 실시예의 다른 변형예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 14 내지 도 20을 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 14 내지 도 16을 참조하여 설명한 바와 같이, 제1 몰드막(130), 중간막(140), 및 제2 몰드막(134)이 하부 층간 절연막(102) 상에 차례로 적층되어 형성될 수 있다. 차례로 적층된 상기 제1 몰드막(130), 상기 중간막(140), 및 상기 제2 몰드막(134)을 패터닝하여 상기 하부 콘택 플러그(104)를 노출시키는 개구부(132)가 형성될 수 있다. 절연 스페이서(108)가 상기 개구부(132)의 내측벽 상에 형성될 수 있고, 하부 전극(106)이 상기 개구부(132)를 채우도록 형성될 수 있다.
이 후, 상기 제2 몰드막(134)이 제거될 수 있다. 상기 제2 몰드막(134)이 제거됨에 따라, 상기 절연 스페이서(108)의 외측벽의 일부가 노출될 수 있다. 즉, 상기 하부 전극(106)의 하부 영역(106L)을 둘러싸는 상기 절연 스페이서(108)의 하부의 외측벽은 상기 제1 몰드막(130) 및 상기 중간막(140)에 의해 둘러싸일 수 있고, 상기 하부 전극(106)의 상부 영역(106U)을 둘러싸는 상기 절연 스페이서(108)의 상부의 외측벽은 상기 막들(130, 140)에 의해 덮이지 않고 노출될 수 있다.
도 27을 참조하면, 상기 절연 스페이서(108)의 노출된 상기 상부의 외측벽이 제거될 수 있다. 이에 따라, 상기 하부 전극(106)의 상기 상부 영역(106U)의 측벽이 노출될 수 있다. 희생 스페이서(142)가 상기 하부 전극(106)의 노출된 상기 상부 영역(106U)의 측벽 상에 형성될 수 있다. 상기 희생 스페이서(142)는 상기 하부 전극(106)의 상기 상부 영역(106U)을 둘러싸도록 형성될 수 있고, 상기 하부 전극(106)의 상기 상부 영역(106U)의 측벽에 직접 접촉할 수 있다.
상기 희생 스페이서(142)를 식각 마스크로 상기 중간막(140)을 패터닝하여 보호 스페이서(110)가 형성될 수 있다. 상기 식각 공정의 식각 조건에 따라, 일 단면의 관점에서 상기 보호 스페이서(110)의 외측벽은 경사진 프로파일을 가질 수 있다. 더하여, 상기 식각 공정 동안, 상기 제1 몰드막(130)의 상부가 과식각될 수 있다.
도 28을 참조하면, 상기 희생 스페이서(142) 및 상기 제1 몰드막(130)이 제거됨에 따라, 하부 전극 구조체(LES)가 노출될 수 있다. 상기 하부 전극 구조체(LES)는 상기 하부 전극(106), 상기 절연 스페이서(108), 및 상기 보호 스페이서(110)를 포함할 수 있다.
이 후의 공정은, 도 18 내지 도 20을 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법과 동일하다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 29를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상술된 실시예들에 따른 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 30을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 하부 층간 절연막
104: 하부 콘택 플러그 106: 하부 전극
108: 절연 스페이서 110: 보호 스페이서
LES: 하부 전극 구조체 112: 제1 자성 패턴
114: 터널 절연 패턴 116: 제2 자성 패턴
120: 정보 저장부 122: 상부 전극
124: 상부 층간 절연막 126: 배선
120r: 잔여막 112r, 114r: 제1 및 제2 막들
130: 제1 몰드막 132: 개구부
134: 제2 몰드막 113: 제1 자성막
115: 터널 배리어막 117: 제2 자성막
121: 정보 저장막 123: 도전 패턴
140: 중간막 142: 희생 스페이서
104: 하부 콘택 플러그 106: 하부 전극
108: 절연 스페이서 110: 보호 스페이서
LES: 하부 전극 구조체 112: 제1 자성 패턴
114: 터널 절연 패턴 116: 제2 자성 패턴
120: 정보 저장부 122: 상부 전극
124: 상부 층간 절연막 126: 배선
120r: 잔여막 112r, 114r: 제1 및 제2 막들
130: 제1 몰드막 132: 개구부
134: 제2 몰드막 113: 제1 자성막
115: 터널 배리어막 117: 제2 자성막
121: 정보 저장막 123: 도전 패턴
140: 중간막 142: 희생 스페이서
Claims (10)
- 기판 상의 하부 전극;
상기 하부 전극 상의 정보 저장부, 상기 정보 저장부는 상기 하부 전극 상에 차례로 적층된 제1 자성 패턴, 터널 배리어 패턴, 및 제2 자성 패턴을 포함하는 것;
상기 정보 저장부 상의 상부 전극; 및
상기 하부 전극의 측벽의 일부를 둘러싸고, 상기 하부 전극의 상기 측벽으로부터 상기 하부 전극의 상기 측벽에 수직한 방향으로 돌출되는 보호 스페이서를 포함하되,
상기 제1 자성 패턴 및 상기 터널 배리어 패턴은 상기 하부 전극의 상면을 덮고, 상기 하부 전극의 상기 측벽 상으로 연장되어 상기 하부 전극의 상기 측벽의 일부를 덮고
상기 보호 스페이서의 하면의 높이는 상기 하부 전극의 하면의 높이보다 높은 자기 기억 소자. - 청구항 1에 있어서,
상기 하부 전극의 상기 측벽의 적어도 일부를 둘러싸는 절연 스페이서를 더 포함하되,
상기 절연 스페이서는 상기 하부 전극과 상기 보호 스페이서 사이에 배치되고,
상기 보호 스페이서는 상기 절연 스페이서의 측벽의 일부를 둘러싸고, 상기 절연 스페이서의 상기 측벽으로부터 상기 절연 스페이서의 상기 측벽에 수직한 방향으로 돌출되는 자기 기억 소자. - 청구항 2에 있어서,
상기 보호 스페이서의 상기 하면의 높이는 상기 절연 스페이서의 하면의 높이보다 높은 자기 기억 소자. - 청구항 1에 있어서,
상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이와 실질적으로 동일한 자기 기억 소자. - 청구항 1에 있어서,
상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상면의 높이보다 낮은 자기 기억 소자. - 청구항 1에 있어서,
상기 제1 자성 패턴 및 상기 터널 배리어 패턴은 상기 하부 전극의 상기 측벽의 일부를 둘러싸는 자기 기억 소자. - 청구항 1에 있어서,
상기 제2 자성 패턴은 상기 하부 전극의 상기 상면 상에 한정적으로 배치되고,
상기 제2 자성 패턴의 하면의 면적은 상기 터널 배리어 패턴의 상면의 면적보다 작은 자기 기억 소자. - 청구항 1에 있어서,
상기 보호 스페이서는 상기 하부 전극의 상기 측벽과 상기 제1 자성 패턴 사이에 배치되고,
상기 보호 스페이서의 상기 하면은 절연막에 접하는 자기 기억 소자. - 청구항 8에 있어서,
상기 제1 자성 패턴 및 상기 터널 배리어 패턴은 상기 보호 스페이서의 상면의 적어도 일부 및 상기 보호 스페이서의 측벽의 적어도 일부를 덮는 자기 기억 소자. - 청구항 8에 있어서,
상기 하부 전극의 상기 측벽을 둘러싸는 절연 스페이서를 더 포함하되,
상기 절연 스페이서는 상기 보호 스페이서와 상기 하부 전극 사이에 배치되고,
상기 절연 스페이서의 상면은 상기 하부 전극의 상기 상면과 공면을 이루고, 상기 보호 스페이서의 상면의 높이는 상기 하부 전극의 상기 상면의 높이보다 낮은 자기 기억 소자.
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