JP6214965B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本発明は半導体素子及びその製造方法に関し、特に、オーミックパターンを含む半導体素子及びその製造方法に関する。
近年、携帯電話、ノートブック型コンピューター等の電子産業において、製品の軽量化、小型化、高速化、多機能化、高性能化、高い信頼性、及び低廉な価額に対する要求が増加している。このような要求を充足させるために、半導体素子の集積度を増加させることと共に半導体素子の信頼性を改善することが共に要求されている。
半導体素子の集積度増加はそれを構成する要素の線幅の減少を通じて具現でき、このような線幅の減少は金属パターンと半導体パターンとの間の接触抵抗の増加をもたらすことがある。前記接触抵抗は金属パターンと半導体パターンとの間にオーミックパターンを形成することによって、減少され得る。
米国特許第８、１０５、９０５号公報
本発明が解決しようとする一技術的課題は金属パターンと半導体パターンとの間の接触抵抗を減らすことができる半導体素子を提供することにある。
本発明が解決しようとする他の技術的課題は隣接するオーミックパターンの間のショートを予防できる半導体素子を提供することにある。
本発明が解決しようとするその他の技術的課題は金属パターンと半導体パターンとの間の接触抵抗を減らすことができる半導体素子の製造方法を提供することにある。
本発明が解決しようとするその他の技術的課題は隣接するオーミックパターンの間のショートを予防できる半導体素子の製造方法を提供することにある。
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されないその他の課題は以下の記載から当業者に明確に理解され得る。
本発明の実施形態による半導体素子は、第１及び第２トレンチによって限定される活性部を含む基板、前記第１トレンチ内に配置されて前記活性部を横切る素子分離パターン、前記第２トレンチ内に配置されて前記活性部及び前記素子分離パターンを横切るゲートパターン、前記活性部の各々の上部に形成されたオーミックパターン、及び前記オーミックパターンに接続する金属パターンを包含することができる。前記第１及び第２トレンチと平行な方向で測定される幅において、前記オーミックパターンの各々はそれの下に位置する前記活性部の中の相応する１つより大きい部分を含む。
一部の実施形態において、前記素子分離パターンの各々は前記第１トレンチの中の相応する１つに順に積層された、第１素子分離パターン、及び第２素子分離パターンを包含することができる。前記第１素子分離パターンは前記第２素子分離パターンより低い上部面を有して前記第２素子分離パターンの上部側面を露出させ得る。
一部の実施形態において、前記オーミックパターンは前記第１素子分離パターンの上部面又は前記第２素子分離パターンの前記露出された上部側面の中の少なくとも１つに接触することができる。
一部の実施形態において、前記ゲートパターンの各々は前記第２トレンチの内壁を覆うゲート絶縁膜、前記ゲート絶縁膜が形成された前記第２トレンチの下部領域を満たすゲートライン、及び前記ゲート絶縁膜が形成された前記第２トレンチの上部領域を満たすゲートキャッピングパターンを包含することができる。前記ゲート絶縁膜は前記ゲートキャッピングパターンより低い上部面を有して前記ゲートキャッピングパターンの上部側面を露出させ得る。
一部の実施形態において、前記ゲート絶縁膜は前記基板と前記ゲートラインの対向する表面との間の局所的な領域内に各々形成されて前記ゲートラインは前記素子分離パターンに接触することができる。
一部の実施形態において、前記オーミックパターンは前記ゲート絶縁膜の前記上部面又は前記ゲートキャッピングパターンの前記露出された上部側面の中の少なくとも１つに接触することができる。
一部の実施形態において、前記オーミックパターンの底面は前記ゲート絶縁膜の前記上部面より低いことがあり得る。
一部の実施形態において、前記素子分離パターンの各々及び前記ゲートパターンの各々はシリコン酸化物及び金属酸化物の中の１つで形成され前記活性部に接する第１絶縁膜、及びシリコン窒化物及びシリコン酸化窒化物の中の１つで形成され前記活性部から離隔された第２絶縁膜を包含することができる。この時、前記第１絶縁膜の各々は前記第２絶縁膜の中の相応する１つより低い上部面を有し、前記オーミックパターンは水平的に延長されて前記第１絶縁膜の上部領域上に位置する部分を包含することができる。
本発明の実施形態による半導体素子の製造方法は、基板をパターニングしてラインパターンを定義する第１トレンチを形成し、前記第１トレンチ内に第１及び第２素子分離パターンを含む素子分離パターンを形成し、前記ラインパターン及び前記素子分離パターンをパターニングして前記第１トレンチを横切りながら活性部を定義する第２トレンチを形成し、前記第２トレンチ内にゲート絶縁膜、ゲートライン及びゲートキャッピングパターンを含むゲートパターンを形成し、前記第１素子分離パターン及び前記ゲート絶縁膜の中の少なくとも１つをリセスさせることによって、前記活性部の上部側面を露出させ、前記活性部の露出された表面を覆う金属膜を形成した後、前記金属膜と前記基板を反応させることによって、前記活性部上にオーミックパターンを形成する段階を包含することができる。
一部の実施形態において、前記第１素子分離パターンはシリコン酸化物で形成し、前記ゲート絶縁膜はシリコン酸化物及び金属酸化物の中の１つで形成し、前記第２素子分離パターンはシリコン窒化物及びシリコン酸化窒化物の中の１つで形成し、前記ゲートキャッピングパターンはシリコン窒化物及びシリコン酸化窒化物の中の１つで形成することができる。
一部の実施形態において、前記金属膜を形成する前に、前記活性部の上部領域を非晶質化させる前処理段階をさらに実施できる。
本発明の実施形態による半導体素子は、２次元的に配列された活性部を含む基板、前記活性部を横切り、その各々が第１及び第２素子分離パターンを含む、素子分離パターン、前記活性部及び前記素子分離パターンを横切り、その各々がゲート絶縁膜、ゲートライン及びゲートキャッピングパターンを含む、ゲートパターン、及び前記活性部の各々の上部に形成されるオーミックパターンを包含することができる。この時、前記第１素子分離パターン及び前記ゲート絶縁膜は各々前記第２素子分離パターン及び前記ゲートキャッピングパターンより低い上部面を有し、前記オーミックパターンは水平的に延長されて前記第１絶縁膜の上部領域上に位置する部分を包含することができる。
一部の実施形態において、前記第１素子分離パターンはシリコン酸化物で形成され、前記ゲート絶縁膜はシリコン酸化物及び金属酸化物の中の１つで形成され、前記第２素子分離パターンはシリコン窒化物及びシリコン酸化窒化物の中の１つで形成され、前記ゲートキャッピングパターンはシリコン窒化物及びシリコン酸化窒化物の中の１つで形成され得る。
一部の実施形態において、前記オーミックパターンの底面は前記ゲート絶縁膜の前記上部面より低いことがあり得る。
一部の実施形態において、前記ゲート絶縁膜は前記基板と前記ゲートラインの対向する表面との間の局所的領域内に各々形成されて前記ゲートラインは前記素子分離パターンに接触することができる。
本発明の実施形態によれば、活性部の上部側壁を露出させるリセス領域が形成される。前記リセス領域は金属膜と接触する前記活性部の表面積増加をもたらすことができる。これは活性部上に増加された厚さを有するオーミックパターンを形成することを可能にする。又は、金属膜の厚さが薄い場合にも、前記オーミックパターンは有効な厚さに形成され得る。これによって、活性部とそれの上部に形成される金属パターンとの間の接触抵抗は減少され得る。これに加えて、前記金属膜の蒸着厚さを減らすことにより、前記活性部と前記金属パターンとの間のショートを予防することが可能になる。
本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図１Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図１Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図２Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図２Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図３Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図３Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図４Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図４Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図５Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図５Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図６Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図６Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図７Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図７Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図８Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図８Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図９Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図９Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。 図１０Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図である。 図１０Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。 本発明の例示的な実施形態による半導体素子を図示する斜視図である。 本発明の例示的な実施形態による半導体素子の一側面を図示する斜視図である。 本発明の一実施形態によるメモリ要素を図示する断面図である。 本発明の他の実施形態によるメモリ要素を図示する断面図である。 本発明のその他の実施形態によるメモリ要素を図示する断面図である。 本発明のその他の実施形態によるメモリ要素を図示する断面図である。 本発明の変形された実施形態による半導体素子の一側面を説明するための斜視図である。 本発明の変形された実施形態による半導体素子及びその製造方法を説明するための斜視図である。 本発明の実施形態による半導体素子を含む電子システムの一例を説明するためのブロック図である。 本発明の実施形態による半導体素子を含むメモリカードの一例を説明するためのブロック図である。
以上の本発明の目的、他の目的、特徴、及び長所は添付された図面に関連する以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化されることもあり得る。ここで、紹介される実施形態は、開示された内容が徹底的に、完全になることができるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供される。
本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中からの少なくとも１つを含む意味に使用される。また、他の要素に‘連結される’又は‘接続された（coupled）’という表現は他の要素に直接連結又は接続されるか、或いは介在される要素が存在することができる。
本明細書で、所定の膜（又は層）が他の膜（又は層）又は基板上にあると言及される場合に、それは他の膜（又は層）又は基板上に直接形成されるか、又はこれらの間に第３の膜（又は層）が介在されることもあり得る。本明細書で使用される用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文言で特別に言及しない限り複数形も含む。明細書で、‘含む’という表現が使用された構成要素、段階、動作、及び／又は素子に、１つ以上の他の構成要素、他の段階、他の動作、及び／又は他の素子が存在又は追加されることは、排除されない。
また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されたが、これらの領域、膜（又は層）はこのような用語によって限定されない。これらの用語は単に、いずれかの所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別させるために使用されただけである。したがって、いずれかの一実施形態において第１膜（又は第１層）と言及されたものが他の実施形態では第２膜（又は第２層）と言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。明細書の全体を通じて同一の参照番号で表示された部分は同一の構成要素を示す。
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、構成の大きさ及び厚さ等は明確性のために誇張されることもあり得る。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。本発明の実施形態は図示された特定形態に制限されることなく製造工程によって生成される形態の変化も含む。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
図１Ａ乃至図１０Ａは本発明の例示的な実施形態による半導体素子の製造方法を図示する斜視図である。図１Ｂ乃至図１０Ｂは図１Ａ乃至図１０Ａの点線Ｉ−Ｉ及びＩＩ−ＩＩに沿って切断された断面図であり、図１Ｃ乃至図１０Ｃは図１Ａ乃至図１０Ａの点線ＩＩＩ−ＩＩＩ及びＩＶ−ＩＶに沿って切断された断面図である。
図１Ａ乃至図１Ｃを参照すれば、基板１００をパターニングして第１トレンチ１０１を形成した後、前記第１トレンチ１０１を満たす素子分離パターン１１０を形成する。
前記基板１００は半導体物質で形成され得る。例えば、前記基板１００はシリコンウエハーであるか、或いは少なくとも１つのシリコン層を含む多層構造体であり得る。一部の実施形態によれば、前記基板１００は不純物でドーピングされたウェル領域を包含することができる。
前記第１トレンチ１０１は互いに並行に形成され得る。前記第１トレンチ１０１を形成する段階は前記基板１００上に互いに平行な第１マスクパターン（図示せず）を形成した後、これをエッチングマスクとして使用して前記基板１００を異方性エッチングする段階を包含することができる。前記第１トレンチ１０１の形成によって、前記基板１００は前記第１トレンチ１０１によって定義される側壁を有するラインパターンＬＰを有することができる。一部の実施形態で、前記第１トレンチ１０１は少なくとも１０以上の横縦比（即ち、深さ／幅）を有するように形成され得る。前記第１マスクパターンは前記第１トレンチ１０１の形成又は前記素子分離パターン１１０の形成の以後に除去され得る。
前記素子分離パターン１１０を形成する段階は、前記第１トレンチ１０１を満たす素子分離膜を形成した後、前記素子分離膜を前記第１トレンチ１０１の内部に局所化させる段階を包含することができる。一部の実施形態によれば、前記素子分離膜は前記第１トレンチ１０１が形成された結果物をコンフォーマルに覆う第１素子分離膜及び前記第１素子分離膜が形成された前記第１トレンチ１０１を満たす第２素子分離膜を包含することができる。この場合、前記素子分離パターン１１０の各々は第１素子分離パターン１１１及び第２素子分離パターン１１２を包含することができる。
一部の実施形態で、前記第１素子分離膜又は前記第１素子分離パターン１１１は前記第１トレンチ１０１の内面を熱酸化させることで形成され得る。例えば、前記第１素子分離パターン１１１はシリコン酸化物で形成され得る。他の実施形態で、前記第１素子分離パターン１１１は化学的気相蒸着又は原子層蒸着技術を利用して形成されるシリコン酸化膜又は金属酸化膜の中の少なくとも１つであり得る。
前記第２素子分離膜又は前記第２素子分離パターン１１２は前記第１素子分離膜に対してエッチング選択性を有する物質の中の少なくとも１つであり得る。例えば、前記第１素子分離パターン１１１がシリコン酸化膜で形成される場合、前記第２素子分離パターン１１２はシリコン窒化膜又はシリコン酸化窒化膜の中の１つであり得る。前記第２素子分離膜は優れた段差塗布性を有する蒸着技術の中のいずれか１つを利用して形成され得る。例えば、前記第１素子分離膜が形成された前記第１トレンチ１０１は前記第２素子分離膜によって実質的に完全に満たされ得る。
一部の実施形態で、シーム（ｓｅａｍ）が前記第２素子分離パターン１１２の各々の内部に形成され得る。また、前記第１素子分離膜は前記第２素子分離膜より厚い蒸着厚さを有するように形成でき、この場合、前記第１素子分離パターン１１１の水平厚さは前記第２素子分離パターン１１２のそれより大きくなり得る。
図２Ａ乃至図２Ｃを参照すれば、前記ラインパターンＬＰ及び前記素子分離パターン１１０をパターニングして第２トレンチ１０２を形成する。前記第２トレンチ１０２は前記素子分離パターン１１０を横切るように形成され得る。即ち、前記第１トレンチ１０１及び前記第２トレンチ１０２は互いに交差するように形成でき、これによって、前記基板１００は前記第１及び第２トレンチ１０１、１０２によって限定される活性部ＡＰを有することができる。
前記活性部ＡＰの各々において、対向する一対の側面は前記第１トレンチ１０１によって限定され、対向する他の一対の側面は前記第２トレンチ１０２によって限定され得る。
前記第２トレンチ１０２は前記第１トレンチ１０１より浅い深さを有するように形成され得る。これによって、前記素子分離パターン１１０の一部分が前記第１及び第２トレンチ１０１、１０２の底面の間に残存できる。
前記第２トレンチ１０２を形成する段階は、前記素子分離パターン１１０を横切るように第２マスクパターン（図示せず）を形成した後、これをエッチングマスクとして使用して前記ラインパターンＬＰ及び前記素子分離パターン１１０を異方性エッチングする段階を包含することができる。一部の実施形態によれば、前記第２トレンチ１０２を形成する間、前記素子分離パターン１１０及び前記ラインパターンＬＰは互いに異なるエッチング速度でエッチングされることができる。この場合、前記素子分離パターン１１０上での前記第２トレンチ１０２の底面は前記ラインパターンＬＰ上でのそれと異なる高さに形成され得る。前記第２マスクパターンは前記第２トレンチ１０２の形成以後又は図３Ａを参照して説明されるゲートパターンの形成した後に除去され得る。
図３Ａ乃至図３Ｃを参照すれば、前記第２トレンチ１０２を満たすゲートパターン１２０を形成する。前記ゲートパターン１２０の各々はゲート絶縁膜１２１、ゲートライン１２２、及びゲートキャッピングパターン１２３を包含することができる。前記ゲート絶縁膜１２１は前記第２トレンチ１０２をコンフォーマルに覆うように形成され、前記ゲートライン１２２及び前記ゲートキャッピングパターン１２３は前記ゲート絶縁膜１２１が形成された前記第２トレンチ１０２を順に満たすことができる。
前記ゲート絶縁膜１２１はシリコン酸化物又は金属酸化物（例えば、ハフニウム酸化物及びアルミニウム酸化物）の中の１つで形成され得、前記ゲートキャッピングパターン１２３は前記ゲート絶縁膜１２１に対してエッチング選択性を有する絶縁性物質の中の少なくとも１つを包含することができる。例えば、前記ゲート絶縁膜１２１が酸化物で形成される場合、前記ゲートキャッピングパターン１２３は窒化物の中の１つ（例えば、シリコン窒化物又はシリコン酸化窒化物）で形成され得る。前記ゲートライン１２２はドーピングされた半導体物質（例えば、ドーピングされたシリコン）、金属物質（例えば、タングステン、アルミニウム、チタニウム、及びタンタル）、導電性金属窒化物（例えば、チタニウム窒化物、タンタル窒化物、及びタングステン窒化物）及び金属−半導体化合物（例えば、金属シリサイド）の中からの少なくとも１つを包含することができる。
図示したように、前記ゲート絶縁膜１２１は前記第２トレンチ１０２の内部表面の全体を覆うように形成され得る。この場合、前記ゲートライン１２２及び前記ゲートキャッピングパターン１２３は前記ゲート絶縁膜１２１によって前記活性部ＡＰ及び前記素子分離パターン１１０から空間的に及び電気的に分離され得る。
図４Ａ乃至図４Ｃを参照すれば、エッチング工程を実施して前記活性部ＡＰの上部面及び上部側壁を露出させるリセス領域ＲＲを形成する。例えば、前記リセス領域ＲＲを形成する段階は前記ゲート絶縁膜１２１及び前記第１素子分離パターン１１１の上部面をリセスさせるように実施できる。前記リセス領域ＲＲの各々の底はそれに隣接する前記ゲートライン１２２の中のいずれか１つの上部面より高い位置に形成され得る。
上述した実施形態の中の一部によれば、前記ゲート絶縁膜１２１及び前記第１素子分離パターン１１１は酸化物で形成され、前記ゲートキャッピングパターン１２３及び前記第２素子分離パターン１１２は窒化物で形成され得る。この場合、前記リセス領域ＲＲを形成する段階は前記ゲートキャッピングパターン１２３及び前記第２素子分離パターン１１２に対してエッチング選択性を有するエッチングレシピーを使用して前記ゲート絶縁膜１２１及び前記第１素子分離パターン１１１を選択的にエッチングする段階を包含することができる。例えば、フッ酸を含む湿式エッチング工程が前記ゲート絶縁膜１２１及び前記第１素子分離パターン１１１の上部面を選択的にリセスさせるために使用され得る。
図５Ａ乃至図５Ｃを参照すれば、前記リセス領域ＲＲが形成された結果物の上に、金属膜１３０を形成する。前記金属膜１３０は、前記活性部ＡＰを構成する物質と反応して電気的にオーミックな特性を示す膜を形成できる金属性物質で形成され得る。例えば、前記基板１００がシリコンで形成される場合、前記金属膜１３０はコバルト、ニッケル及びチタニウムの中の１つで形成され得る。
本発明の実施形態によれば、前記リセス領域ＲＲの存在によって、前記金属膜１３０は前記活性部ＡＰの各々の上部面のみならず上部側壁を覆うように形成され得る。即ち、前記金属膜１３０と接する前記活性部ＡＰの表面積は前記リセス領域ＲＲがない場合に比べて増加され得る。
本発明の一部の実施形態によれば、前記金属膜１３０を形成する前に、前記活性部ＡＰの上部領域に対するイオン注入工程をさらに実施できる。前記イオン注入工程によって、前記活性部ＡＰの上部領域は前記基板１００又は前記ウェル領域と異なる導電型を有するようにドーピングされ得る。前記ドーピングされた領域はトランジスターのソース電極又はドレーン電極として使用され得る。
本発明の一部の実施形態によれば、前記金属膜１３０を形成する前に、前記活性部ＡＰの上部領域に対する前処理段階をさらに実施できる。前記前処理段階は前記金属膜１３０と前記活性部ＡＰとの間の反応を促進させるように実施できる。例えば、前記活性部ＡＰは前記第１及び第２トレンチ１０１、１０２によって限定された前記基板１００の一部分であるので、前記基板１００と同一な物質及び同一の結晶構造を有することができる。言い換えれば、前記基板１００がシリコンウエハーである場合、前記活性部ＡＰは単結晶シリコンであり得る。前記前処理段階は前記活性部ＡＰの結晶構造を非晶質化させるように実施できる。例えば、前記前処理段階は前記活性部ＡＰの上部領域にイオンを注入する段階を包含するが、本発明の実施形態がこれに限定されるわけではない。
図６Ａ乃至図６Ｃを参照すれば、前記活性部ＡＰ上にオーミックパターン１３５を形成する。前記オーミックパターン１３５は前記金属膜１３０と前記活性部ＡＰの露出された部分との間の反応の結果として形成され得る。例えば、前記活性部ＡＰがシリコンで形成される場合、前記オーミックパターン１３５はシリサイド形成技術（ｓｉｌｉｃｉｄａｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ）の中のいずれか１つを利用して形成され得る。言い換えれば、前記オーミックパターン１３５は、例えば、コバルトシリサイド、ニッケルシリサイド、及びチタニウムシリサイドの中の１つで形成され得る。
前記オーミックパターン１３５を形成する段階は前記金属膜１３０が形成された結果物を熱処理する段階及び前記活性部ＡＰと反応しない前記金属膜１３０の一部を除去する段階を包含することができる。一部の実施形態で、前記熱処理段階は急速熱処理方式で実施できる。また、前記金属膜１３０を形成する段階及び前記熱処理段階はインサイチュ方式で遂行されることができる。前記未反応金属膜を除去する段階は前記オーミックパターン１３５、前記ゲートキャッピングパターン１２３、及び前記第２素子分離パターン１１２に対してエッチング選択性を有するエッチングレシピーを使用して実施できる。
図７Ａ乃至図７Ｃを参照すれば、前記オーミックパターン１３５を連結するソースライン１５０を形成する。前記ソースライン１５０の各々は遷移金属膜及び／又は遷移金属の窒化膜を含む多層膜構造で提供され得る。
前記ソースライン１５０は前記素子分離パターン１１０を横切るように形成され得る。前記ソースライン１５０は隣接する一対のソースライン１５０の間に３つの前記第２トレンチ１０２が介在されるように形成され得る。即ち、前記ソースライン１５０に連結されない、前記活性部ＡＰの２つの列が前記隣接する一対のソースライン１５０の間に位置し得、これらはトランジスターのソース電極として使用され得る。
一部の実施形態によれば、前記ソースライン１５０はダマシン工程を利用して形成され得る。例えば、前記ソースライン１５０を形成する段階は前記オーミックパターン１３５が形成された結果物の上に第１層間絶縁膜１４０を形成し、前記第１層間絶縁膜１４０をパターニングしてソーストレンチを形成した後、前記ソーストレンチを満たす金属膜を形成する段階を包含することができる。前記ソーストレンチの各々は前記素子分離パターン１１０を横切りながら、前記オーミックパターン１３５の中の複数のものを露出させるように形成され得る。これによって、前記ソースライン１５０の各々は前記オーミックパターン１３５の中の複数のものに共通に連結され得る。
他の実施形態によれば、前記ソースライン１５０はパターニング工程を利用して形成され得る。例えば、前記ソースライン１５０を形成する段階は前記オーミックパターン１３５が形成された結果物の上に導電膜を形成し、これをパターニングして前記ソースライン１５０を形成した後、その結果物の上に第１層間絶縁膜１４０を形成する段階を包含することができる。この場合、図示されたものと異なり、前記ソースライン１５０は前記素子分離パターン１１０の上部面に直接接触するように形成され得る。
図８Ａ乃至図８Ｃを参照すれば、前記オーミックパターン１３５に接続するコンタクトプラグ１７０を形成する。前記コンタクトプラグ１７０を形成する段階は前記ソースライン１５０が形成された結果物を覆う第２層間絶縁膜１６０を形成し、前記第２及び第１層間絶縁膜１６０、１４０を貫通するコンタクトホールを形成した後、前記コンタクトホールを導電膜で満たす段階を包含することができる。
一部の実施形態によれば、前記コンタクトプラグ１７０は前記ソースライン１５０に連結されない前記オーミックパターン１３５に連結され得る。例えば、前記コンタクトプラグ１７０は前記トランジスターのドレーン電極として機能する前記オーミックパターン１３５に連結され得る。また、前記コンタクトプラグ１７０の各々は遷移金属膜及び／又は遷移金属の窒化膜を含む多層膜構造で提供され得る。
図９Ａ乃至図９Ｃを参照すれば、前記コンタクトプラグ１７０に接続するメモリ要素ＭＥを形成する。
一部の実施形態によれば、前記メモリ要素ＭＥはダマシン工程を利用して形成され得る。例えば、前記メモリ要素ＭＥを形成する段階は前記コンタクトプラグ１７０が形成された結果物を覆う第３層間絶縁膜１８０を形成し、前記第３層間絶縁膜１８０をパターニングして前記コンタクトプラグ１７０を各々露出させる開口部を形成した後、前記開口部をメモリ膜で満たす段階を包含することができる。
他の実施形態によれば、前記メモリ要素ＭＥはパターニング工程を利用して形成され得る。例えば、前記メモリ要素ＭＥを形成する段階は前記コンタクトプラグ１７０が形成された結果物の上にメモリ膜を形成した後、これをパターニングして前記コンタクトプラグ１７０の上に各々配置される前記メモリ要素ＭＥを形成する段階を包含することができる。その後、前記メモリ要素ＭＥは第３層間絶縁膜１８０によって被覆され得る。
前記メモリ要素ＭＥは可変抵抗特性を提供する物質又は膜構造を包含することができる。本発明の実施形態による前記メモリ要素ＭＥの例は以下の図１３乃至図１６を参照してより詳細に説明される。
図１０Ａ乃至図１０Ｃを参照すれば、前記メモリ要素ＭＥを連結するビットライン１９５を形成する。前記ビットライン１９５の各々は前記ゲートパターン１２０を横切りながら、それの下に位置する前記メモリ要素ＭＥの中の複数のものを電気的に連結することができる。
一部の実施形態で、前記ビットライン１９５は上部プラグ１９０を通じて前記メモリ要素ＭＥに連結され得る。例えば、前記ビットライン１９５を形成する前に、前記メモリ要素ＭＥが形成された結果物を覆う第４層間絶縁膜１８５を形成し、前記第４層間絶縁膜１８５をパターニングして前記メモリ要素ＭＥの各々の上部面を露出させる上部コンタクトホールを形成した後、前記上部コンタクトホールを満たす前記上部プラグ１９０を形成することができる。前記メモリ要素ＭＥがパターニング工程を通じて形成される場合、前記第４層間絶縁膜１８５を形成する段階は省略され得、前記上部プラグ１９０は前記第３層間絶縁膜１８０を貫通するように形成され得る。
図１１は本発明の例示的な実施形態による半導体素子を図示する斜視図である。図１２は本発明の例示的な実施形態による半導体素子の一側面を図示する斜視図である。
図１１及び図１２は図１Ａ乃至図１０Ａを参照して説明された製造方法によって製造された半導体素子を図示するものであって、図面での複雑性を避け、本発明の技術的思想に対するより良い理解のために、一部の構成要素（例えば、層間絶縁膜）は図面で省略される。また、重複する説明を避けるために、図１Ａ乃至図１０Ａを参照して説明された技術的特徴の一部に対する説明は省略され得る。
図１１及び図１２を参照すれば、２次元的に配列された活性部ＡＰを有する基板１００が提供される。前記活性部ＡＰは互いに交差する第１トレンチ１０１及び第２トレンチ１０２によって定義され得る。前記第１トレンチ１０１は前記第２トレンチ１０２より大きい深さを有するように形成され得る。
素子分離パターン１１０が前記第１トレンチ１０１に配置される。前記素子分離パターン１１０の各々は前記第１トレンチ１０１の内壁をコンフォーマルに覆う第１素子分離パターン１１１及び前記第１素子分離パターン１１１が形成された前記第１トレンチ１０１を満たす第２素子分離パターン１１２を包含することができる。一部の実施形態で、前記第１素子分離パターン１１１は酸化物（例えば、シリコン酸化物又は金属酸化物）であり、前記第２素子分離パターン１１２は窒化物（例えば、シリコン窒化物又はシリコン酸化窒化物）であり得る。前記第１素子分離パターン１１１は前記第２素子分離パターン１１２より低い上部面を有することができる。即ち、前記第２素子分離パターン１１２は前記第１素子分離パターン１１１によって覆われない上部側壁を有することができる。
ゲートパターン１２０が前記第２トレンチ１０２に配置され得る。前記ゲートパターン１２０は前記第２トレンチ１０２と交差する前記第１トレンチ１０１を通るように形成され得る。前記ゲートパターン１２０の各々はゲート絶縁膜１２１、ゲートライン１２２及びゲートキャッピングパターン１２３を包含することができる。一部の実施形態で、前記ゲート絶縁膜１２１は酸化物（例えば、シリコン酸化物又は金属酸化物）であり、前記ゲートキャッピングパターン１２３は窒化物（例えば、シリコン窒化物又はシリコン酸化窒化物）であり得る。前記ゲート絶縁膜１２１は前記ゲートキャッピングパターン１２３より低い上部面を有することができる。即ち、前記ゲートキャッピングパターン１２３は前記ゲート絶縁膜１２１によって覆われない上部側壁を有することができる。
前記活性部ＡＰの上にはオーミックパターン１３５が配置され、前記オーミックパターン１３５の下にはトランジスターのソース及びドレーン電極として使用される不純物領域（図示せず）がさらに形成され得る。前記ゲートライン１２２の一部は前記トランジスターのチャンネル電位を制御するゲート電極として使用され得、他の一部は前記トランジスターを電気的に分離させる分離電極（ｉｓｏｌａｔｉｏｎ ｅｌｅｃｔｒｏｄｅ）として使用され得る。
前記オーミックパターン１３５の各々は、それの下に位置する前記活性部ＡＰより大きい幅を有する部分を包含することができる。例えば、前記第１及び第２トレンチ１０１、１０２と平行な方向に測定される幅において、前記オーミックパターン１３５の各々はそれの下に位置する前記活性部ＡＰの中の相応する１つより大きい部分を包含することができる。一部の実施形態で、前記オーミックパターン１３５の各々は前記活性部ＡＰの上部から水平的に拡張されてそれに隣接する前記第２素子分離パターン１１２及び前記ゲートキャッピングパターン１２３の上部側壁を覆うことができる。これに加えて、前記オーミックパターン１３５の各々はそれに隣接する前記第１素子分離パターン１１１及び前記ゲート絶縁膜１２１の上部面を覆うことができる。前記オーミックパターン１３５のこのような水平的な拡張は図４Ａ乃至図４Ｃを参照して説明されたリセス工程の結果であり得る。
前記オーミックパターン１３５の各々はそれに隣接する前記第１素子分離パターン１１１及び／又は前記ゲート絶縁膜１２１の上部面より低い底面を有することができる。一部の実施形態によれば、前記オーミックパターン１３５の底面は前記ゲートライン１２２の上部面より高い位置に形成され得る。
前記オーミックパターン１３５はソースライン１５０又はコンタクトプラグ１７０に電気的に連結され得る。例えば、前記ソースライン１５０の各々は前記素子分離パターン１１０を横切りながら、前記オーミックパターン１３５の中の複数のものを電気的に連結することができ、前記コンタクトプラグ１７０の各々は、前記ソースライン１５０に連結されない、前記オーミックパターン１３５の中の相応する１つに電気的に連結され得る。一部の実施形態によれば、２つの列を構成する前記コンタクトプラグ１７０が一対のソースライン１５０の間に配置され得る。
メモリ要素ＭＥが前記コンタクトプラグ１７０上に配置され得る。前記メモリ要素ＭＥの各々はそれの下に位置する前記コンタクトプラグ１７０の中の相応する１つに電気的に連結されることができる。前記メモリ要素ＭＥの上には、前記ゲートパターン１２０を横切るビットライン１９５が配置され得る。前記メモリ要素ＭＥの各々は上部プラグ１９０を通じて前記ビットライン１９５の中の１つに電気的に連結され得る。
図１３乃至図１６を参照して、本発明の実施形態によるメモリ要素が例示的に説明されるが、本発明の技術的思想がここで例示されたものに限定されるものではない。
図１３は本発明の一実施形態によるメモリ要素を図示する断面図である。
図１３を参照すれば、メモリ要素ＭＥは基準パターン２２０、自由パターン２４０、及び前記基準パターン２２０及び自由パターン２４０の間に配置されたトンネルバリアーパターン（２３０、ｔｕｎｎｅｌ ｂａｒｒｉｅｒ ｐａｔｔｅｒｎ）を包含することができる。前記基準パターン２２０は一方向に固定された磁化方向ＦＭを有し、前記自由パターン２４０は前記基準パターン２２０の磁化方向ＦＭに平行又は反平行になるように変更可能である磁化方向ＣＭを有する。前記基準パターン２２０及び自由パターン２４０の磁化方向ＦＭ、ＣＭは前記自由パターン２４０と接触される前記トンネルバリアーパターン２３０の一面に平行になることができる。前記基準パターン２２０、トンネルバリアーパターン２３０及び自由パターン２４０は磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）を構成することができる。
前記自由パターン２４０の磁化方向ＣＭが前記基準パターン２２０の磁化方向ＦＭと平行な場合に、前記メモリ要素ＭＥは第１抵抗値を有することができる。前記自由パターン２４０の磁化方向ＣＭが前記基準パターン２２０の磁化方向ＦＭと反平行な場合に、前記メモリ要素ＭＥは前記第１抵抗値より大きい第２抵抗値を有することができる。このような抵抗値の差異を利用して前記メモリ要素ＤＳＰは論理データを格納することができる。前記自由パターン２４０の磁化方向ＣＭはプログラム電流内の電子のスピントルク（ｓｐｉｎ ｔｏｒｑｕｅ）によって変更されることができる。
前記基準パターン２２０及び自由パターン２４０は強磁性物質を包含することができる。前記基準パターン２２０は前記基準パターン２２０内の強磁性物質の磁化方向を固定させる（ｐｉｎｎｉｎｇ）反強磁性物質をさらに包含することができる。前記トンネルバリアーパターン２３０は酸化マグネシウム（ｍａｇｎｅｓｉｕｍ ｏｘｉｄｅ）、酸化チタニウム（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化アルミニウム（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、酸化マグネシウム亜鉛（ｍａｇｎｅｓｉｕｍ−ｚｉｎｃ ｏｘｉｄｅ）又は酸化マグネシウムホウ素（ｍａｇｎｅｓｉｕｍ−ｂｏｒｏｎ ｏｘｉｄｅ）等からの少なくとも１つを包含することができる。
前記メモリ要素ＭＥは下部電極２１０及び上部電極２５０をさらに包含することができる。前記基準パターン２２０、トンネルバリアーパターン２３０、及び自由パターン２４０は前記下部電極２１０及び上部電極２５０の間に配置され得る。示したように、前記基準パターン２２０、トンネルバリアーパターン２３０、及び自由パターン２４０が前記下部電極２１０上に順に配置でき、前記上部電極２５０が前記自由パターン２４０上に配置され得る。これとは異なり、前記自由パターン２４０、前記トンネルバリアーパターン２３０、及び前記基準パターン２２０が前記下部電極２１０上に順に積層され得る。この場合に、前記上部電極２５０は前記基準パターン２２０上に配置され得る。前記下部電極２１０及び上部電極２５０は導電性金属窒化物（例えば、チタニウム窒化物、タンタル窒化物、及び／又はタングステン窒化物等）を包含することができる。
図１４は本発明の他の実施形態によるメモリ要素を図示する断面図である。
図１４を参照すれば、本例にしたがうメモリ要素ＭＥは基準垂直パターン３２０、自由垂直パターン３４０、及び前記基準垂直パターン３２０と自由垂直パターン３４０の間に介在されたトンネルバリアーパターン３３０を包含することができる。前記基準垂直パターン３２０は一方向に固定された磁化方向ＦＭＶを有し得、前記自由垂直パターン３４０は前記基準垂直パターン３２０の磁化方向ＦＭＶに対して平行又は反平行になるように変更可能である磁化方向ＣＭＶを有することができる。ここで、前記基準及び自由垂直パターン３２０、３４０の磁化方向ＦＭＶ、ＣＭＶは前記自由垂直パターン３４０と接触された前記トンネルバリアーパターン３３０の一面と垂直（ｐｅｒｐｅｎｄｉｃｕｌａｒ）であり得る。
前記基準及び自由垂直パターン３２０、３４０は垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ、ＣｏＦｅＤｙ）、Ｌ１０構造を有する垂直磁性物質、六方最密格子（Ｈｅｘａｇｏｎａｌ Ｃｌｏｓｅ Ｐａｃｋｅｄ Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、及び垂直磁性構造体の中からの少なくとも１つを包含することができる。前記Ｌ１０構造を有する垂直磁性物質はＬ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔ等からの少なくとも１つを包含することができる。前記垂直磁性構造体は交互にそして反復的に積層された磁性層及び非磁性層を包含することができる。前記垂直磁性構造体は、例えば、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）等からの少なくとも１つを包含することができる。ここで、前記基準垂直パターン３２０は前記自由垂直パターン３４０に比べて厚いことがあり得、及び／又は前記基準垂直パターン３２０の保磁力が前記自由垂直パターン３４０の保磁力より大きくなり得る。
前記トンネルバリアーパターン３３０は酸化マグネシウム，酸化チタニウム，酸化アルミニウム，酸化マグネシウム亜鉛、又は酸化マグネシウムホウ素等からの少なくとも１つを包含することができる。前記メモリ要素ＭＥは下部電極３１０及び上部電極３５０をさらに包含することができる。示したように、前記基準垂直パターン３２０、トンネルバリアーパターン３３０、及び自由垂直パターン３４０が前記下部電極３１０上に順に積層され、前記上部電極３５０が前記自由垂直パターン３４０上に配置され得る。これとは異なり、前記自由垂直パターン３４０、トンネルバリアーパターン３３０、及び基準垂直パターン３２０が前記下部電極３１０上に順に積層され、前記上部電極３５０が前記基準垂直パターン３２０上に配置され得る。前記下部及び上部電極３１０、３５０は導電性金属窒化物で形成され得る。
図１５は本発明のその他の実施形態によるメモリ要素を図示する断面図である。
図１５を参照すれば、本例にしたがうメモリ要素ＭＥは順に積層された相変化物質パターン４１０及びキャッピング電極４２０を包含することができる。前記相変化物質パターン４１０は供給される熱の温度及び／又は熱の供給の時間等によって、結晶状態又は非晶質状態に変化され得る。結晶状態の前記相変化物質パターン４１０は非晶質状態の前記相変化物質パターン４１０に比べて低い比抵抗を有することができる。このような状態変換にしたがう比抵抗の差異を利用して、前記メモリ要素ＭＥは論理データを格納することができる。一実施形態によれば、前記相変化物質パターン４１０と接触された前記コンタクトプラグ１７０はヒーター電極として使用され得る。この場合に、前記コンタクトプラグ１７０に隣接する前記相変化物質パターン４１０の一部分はプログラム領域に該当することができる。前記プログラム領域が結晶状態又は非晶質状態に変換され得る。
前記相変化物質パターン４１０はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）元素であるテルリウムＴｅ及びセレニウムＳｅの中から選択された少なくとも１つを包含することができる。前記相変化物質パターン４１０は、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｔｅ、６Ａ族元素−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｓｅ、６Ａ族元素−Ｓｂ−Ｓｅ、Ｇｅ−Ｓｂ、Ｉｎ−Ｓｂ、Ｇａ−Ｓｂ、及びドーピングされたＧｅ−Ｓｂ−Ｔｅ等から選択された少なくとも１つを包含することができる。ここで、前記ドーピングされたＧｅ−Ｓｂ−ＴｅはＣ、Ｎ、Ｂ、Ｂｉ、Ｓｉ、Ｐ、Ａｌ、Ｄｙ又はＴｉ等でドーピングされ得る。前記キャッピング電極４２０は導電性金属窒化物で形成され得る。
図１６は本発明のその他の実施形態によるメモリ要素を図示する断面図である。
図１６を参照すれば、本例にしたがうメモリ要素ＭＥは下部電極５１０、上部電極５３０、及び前記下部及び上部電極５１０、５３０の間に介在された遷移金属酸化物パターン５２０を包含することができる。少なくとも１つの電気的な通路ＥＰがプログラム動作によって前記遷移金属酸化物パターン５２０内で生成されるか、或いは消滅され得る。前記電気的な通路ＥＰの両端は前記下部及び上部電極５１０、５３０に各々連結され得る。前記電気的な通路ＥＰが生成された場合に前記メモリ要素ＭＥは低い抵抗値を有し得、前記電気的な通路ＥＰが消滅された場合に前記メモリ要素ＭＥは高い抵抗値を有することができる。このような電気的な通路ＥＰによる抵抗値の差異を利用して前記メモリ要素ＭＥは論理データを格納することができる。前記電気的な通路ＥＰはプログラム動作によって生成されるか、或いは消滅され得る。
前記遷移金属酸化物パターン５２０は、例えば、ニオビウム酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、チタニウム酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｃｋｅｌ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム−チタニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム−ストロンチウム−チタニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）等からの少なくとも１つを包含することができる。
前記下部及び上部電極５１０、５３０は導電性金属窒化物（例えば、チタニウム窒化物、タンタル窒化物）、遷移金属（例えば、チタニウム、タンタル等）、及び希土類金属（例えば、ルテニウム、白金等）の中からの少なくとも１つを包含することができる。
図１７は本発明の変形された実施形態による半導体素子の一側面を説明するための斜視図である。
図３Ａ乃至図３Ｃを参照して説明された前記ゲートパターン１２０を形成する段階で、前記ゲート絶縁膜１２１は熱酸化工程を通じて形成されるシリコン酸化膜であり得る。この場合、前記ゲート絶縁膜１２１は、図１７に図示したように、前記第２トレンチ１０２によって露出される前記活性部ＡＰの表面に局所的に形成でき、前記ゲートライン１２２及び前記ゲートキャッピングパターン１２３は前記素子分離パターン１１０に直接接触するように形成され得る。又は、前記ゲート絶縁膜１２１の厚さは前記活性部ＡＰの表面と前記素子分離パターン１１０の表面とで互いに異なり得る。
図１８は本発明の変形された実施形態による半導体素子及びその製造方法を説明するための斜視図である。
図６Ａ乃至図６Ｃを参照して説明された前記オーミックパターン１３５を形成する段階で、前記オーミックパターン１３５の各々は、図１８に図示したように、それの下に位置する前記活性部ＡＰより大きい幅を有し、前記第２素子分離パターン１１２及び前記ゲートキャッピングパターン１２３から離隔された部分を包含することができる。例えば、前記オーミックパターン１３５の各々は前記活性部ＡＰの上部から水平的に拡張され得る。前記オーミックパターン１３５のこのような水平的拡張は図４Ａ乃至図４Ｃを参照して説明されたリセス工程の結果であり得る。
上述した実施形態で開示された半導体素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）で具現され得る。例えば、本発明の実施形態による半導体素子は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされ得る。
本発明の実施形態による半導体素子が実装された前記パッケージは、前記半導体素子を制御するコントローラ及び／又は論理素子等をさらに包含することもあり得る。
図１９は本発明の実施形態による情報格納素子を含む電子システムの一例を簡略に示したブロック図である。
図１９を参照すれば、本発明の一実施形態による電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェイス１１４０、及びバス（１１５０、ｂｕｓ）を包含することができる。前記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェイス１１４０は前記バス１１５０を通じて互いに結合されることができる。前記バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
前記コントローラ１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を遂行できる論理素子の中からの少なくとも１つを含むことができる。前記入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレー装置等を含むことができる。前記記憶装置１１３０はデータ及び／又は命令語等を格納することができる。前記記憶装置１１３０は上述された実施形態に開示された半導体素子の中からの少なくとも１つを含むことができる。また、前記記憶装置１１３０は他の形態の半導体記憶素子（例えば、ＤＲＡＭ素子又はＳＲＡＭ素子等）をさらに包含することができる。前記インターフェイス１１４０は通信ネットワークへデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。前記インターフェイス１１４０は有線又は無線形態であり得る。前記インターフェイス１１４０は、例えば、アンテナ又は有無線トランシーバー等を包含することができる。図示していないが、前記電子システム１１００は前記コントローラ１１１０の動作を向上するための動作記憶素子として高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。
前記電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。
図２０は本発明の実施形態による情報格納素子を含むメモリカードの一例を簡略に示したブロック図である。
図２０を参照すれば、本発明の一実施形態によるメモリカード１２００は記憶装置１２１０を含む。前記記憶装置１２１０は上述された実施形態による半導体素子の中からの少なくとも１つを含むことができる。また、前記記憶装置１２１０は他の形態の半導体記憶素子（例えば、ＳＲＡＭ素子又はＤＲＡＭ素子等）をさらに包含することができる。前記メモリカード１２００はホスト（Ｈｏｓｔ）と前記記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含むことができる。
前記メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を包含することができる。また、前記メモリコントローラ１２２０は前記プロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を包含することができる。これに加えて、前記メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに包含することができる。前記ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。前記メモリインターフェイス１２２５は前記メモリコントローラ１２２０と前記記憶装置１２１０とを接続させ得る。さらに、前記メモリコントローラ１２２０はエラー訂正ブロック（１２２４、Ｅｃｃ）をさらに含むことができる。前記エラー訂正ブロック１２２４は前記記憶装置１２１０から読出されたデータのエラーを検出及び訂正することができる。図示していないが、前記メモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）をさらに含むこともあり得る。前記メモリカード１２００は携帯用データ格納カードとして使用され得る。これとは異なり、前記メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）にも具現され得る。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態で実施できることを理解できる。したがって、以上で記述した実施形態は、すべての面で例示的なものであり限定的なものではないと理解しなければならない。したがって、本発明の範囲は添付される請求の範囲及びその等価物から許容可能な解釈の最も広い範囲で決定されなければならない。
１００・・・基板
１０１、１０２・・・トレンチ
１１０・・・素子分離パターン
１２０・・・ゲートパターン
１２１・・・ゲート絶縁膜
１２２・・・ゲートライン
１２３・・・ゲートキャッピングパターン
１３０・・・金属膜
１３５・・・オーミックパターン
１４０、１６０，１８０，１８５・・・層間絶縁膜
１５０・・・ソースライン
１７０・・・コンタクトプラグ
１９０・・・上部プラグ
１９５・・・ビットライン
２１０・・・下部電極
２２０・・・基準パターン
２３０・・・トンネルバリアーパターン
２４０・・・自由パターン
２５０・・・上部電極
ＡＰ・・・活性部
ＬＰ・・・ラインパターン
ＭＥ・・・メモリ要素
ＲＲ・・・リセス領域

Claims (10)

  1. 第１及び第２トレンチによって限定される、活性部を含む基板と、
    前記第１トレンチ内に配置されて前記活性部を横切る素子分離パターンと、
    前記第２トレンチ内に配置されて前記活性部及び前記素子分離パターンを横切るゲートパターンと、
    前記活性部各々の上部に形成されたオーミックパターンと、
    前記オーミックパターンに接続する金属パターンと、を含み、
    前記第１及び第２トレンチに平行な方向で測定される幅において、前記オーミックパターンの各々はそれの下に位置する前記活性部の中の相応する１つより大きい部分を含み、
    前記ゲートパターンの各々は、
    前記第２トレンチの内壁を覆うゲート絶縁膜と、
    前記ゲート絶縁膜が形成された前記第２トレンチの下部領域を満たすゲートラインと、
    前記ゲート絶縁膜が形成された前記第２トレンチの上部領域を満たすゲートキャッピングパターンと、を含み、
    前記ゲート絶縁膜の上部面は、前記オーミックパターンの各々の側方に部分的に露出された、半導体素子。
  2. 第１及び第２トレンチによって限定される、活性部を含む基板と、
    前記第１トレンチ内に配置されて前記活性部を横切る素子分離パターンと、
    前記第２トレンチ内に配置されて前記活性部及び前記素子分離パターンを横切るゲートパターンと、
    前記活性部各々の上部に形成されたオーミックパターンと、
    前記オーミックパターンに接続する金属パターンと、を含み、
    前記第１及び第２トレンチに平行な方向で測定される幅において、前記オーミックパターンの各々はそれの下に位置する前記活性部の中の相応する１つより大きい部分を含み、
    前記素子分離パターンの各々は、前記第１トレンチの中の相応する１つに順に積層された第１素子分離パターン及び第２素子分離パターンを含み、
    前記第１素子分離パターンは前記第２素子分離パターンより低い上部面を有して前記第２素子分離パターンの上部側面を露出させ、
    前記オーミックパターンは、前記第１素子分離パターンの上部側面に接触する、半導体素子。
  3. 前記オーミックパターンは、前記第１素子分離パターンの上部面又は前記第２素子分離パターンの前記露出された上部側面の中の少なくとも１つに接触する請求項２に記載の半導体素子。
  4. 前記ゲート絶縁膜は、前記ゲートキャッピングパターンより低い上部面を有して前記ゲートキャッピングパターンの上部側面を露出させる請求項１に記載の半導体素子。
  5. 前記ゲート絶縁膜は、前記基板と前記ゲートラインの対向する表面との間の局所的領域内に各々形成されて前記ゲートラインは前記素子分離パターンに接触する請求項４に記載の半導体素子。
  6. 前記オーミックパターンは、前記ゲート絶縁膜の前記上部面又は前記ゲートキャッピングパターンの前記露出された上部側面の中の少なくとも１つに接触する請求項４に記載の半導体素子。
  7. 前記オーミックパターンの底面は、前記ゲート絶縁膜の前記上部面より低い請求項４に記載の半導体素子。
  8. 前記素子分離パターンの各々及び前記ゲートパターンの各々は、
    シリコン酸化物及び金属酸化物の中の１つで形成され前記活性部に接する第１絶縁膜と、
    シリコン窒化物及びシリコン酸化窒化物の中の１つで形成され前記活性部から離隔された第２絶縁膜と、を含み、
    前記第１絶縁膜の各々は、前記第２絶縁膜の中の相応する１つより低い上部面を有し、前記オーミックパターンは水平的に延長されて前記第１絶縁膜の上部領域上に位置する部分を含む請求項１に記載の半導体素子。
  9. 基板をパターニングしてラインパターンを定義する、第１トレンチを形成する段階と、
    前記第１トレンチ内に、第１及び第２素子分離パターンを含む、素子分離パターンを形成する段階と、
    前記ラインパターン及び前記素子分離パターンをパターニングして前記第１トレンチを横切りながら活性部を定義する、第２トレンチを形成する段階と、
    前記第２トレンチ内にゲート絶縁膜、ゲートライン、及びゲートキャッピングパターンを含む、ゲートパターンを形成する段階と、
    前記第１素子分離パターン及び前記ゲート絶縁膜の中の少なくとも１つをリセスさせることによって、前記活性部の上部側面を露出させる段階と、
    前記活性部の露出された表面を覆う金属膜を形成する段階と、
    前記金属膜と前記基板を反応させることによって、前記活性部上にオーミックパターンを形成する段階と、を含む半導体素子の製造方法。
  10. 前記第１素子分離パターンは、シリコン酸化物で形成し、
    前記ゲート絶縁膜は、シリコン酸化物及び金属酸化物の中の１つで形成し、
    前記第２素子分離パターンは、シリコン窒化物及びシリコン酸化窒化物の中の１つで形成し、
    前記ゲートキャッピングパターンは、シリコン窒化物及びシリコン酸化窒化物の中の１つで形成する請求項９に記載の半導体素子の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR102074943B1 (ko) * 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
KR102192205B1 (ko) * 2014-04-28 2020-12-18 삼성전자주식회사 메모리 장치
US9887165B2 (en) 2014-12-10 2018-02-06 Stmicroelectronics S.R.L. IC with insulating trench and related methods
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20230197832A1 (en) * 2021-12-17 2023-06-22 Nanya Technology Corporation Method of manufacturing semiconductor structure having a fin feature

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391245A (ja) * 1989-09-01 1991-04-16 Sumitomo Metal Ind Ltd 薄膜半導体装置とその製造方法
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
US5994736A (en) 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
JP2003158201A (ja) 2001-11-20 2003-05-30 Sony Corp 半導体装置およびその製造方法
KR20030050995A (ko) 2001-12-20 2003-06-25 동부전자 주식회사 고집적 트랜지스터의 제조 방법
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
JP4016781B2 (ja) 2002-09-25 2007-12-05 富士電機デバイステクノロジー株式会社 半導体素子の製造方法
KR100605908B1 (ko) 2003-10-01 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP2005150565A (ja) 2003-11-19 2005-06-09 Ricoh Co Ltd 半導体装置及びその製造方法
US7402863B2 (en) 2004-06-21 2008-07-22 International Rectifier Corporation Trench FET with reduced mesa width and source contact inside active trench
US8384150B2 (en) 2005-11-29 2013-02-26 Rohm Co., Ltd. Vertical double diffused MOS transistor with a trench gate structure
US7829941B2 (en) 2006-01-24 2010-11-09 Alpha & Omega Semiconductor, Ltd. Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions
CN101523593B (zh) 2006-09-29 2012-05-23 瑞萨电子株式会社 半导体装置制造方法以及半导体装置
US20080224232A1 (en) 2007-03-16 2008-09-18 United Microelectronics Corp. Silicidation process for mos transistor and transistor structure
KR20090095270A (ko) 2008-03-05 2009-09-09 삼성전자주식회사 오믹 콘택막의 형성방법 및 이를 이용한 반도체 장치의금속배선 형성방법
JP4770885B2 (ja) 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US8012817B2 (en) 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
US8773881B2 (en) * 2009-03-10 2014-07-08 Contour Semiconductor, Inc. Vertical switch three-dimensional memory array
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
JP2011044625A (ja) * 2009-08-24 2011-03-03 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2011181612A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 半導体装置
JP2011243690A (ja) * 2010-05-17 2011-12-01 Elpida Memory Inc 半導体装置の製造方法
KR101749055B1 (ko) * 2010-10-06 2017-06-20 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR101154006B1 (ko) * 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법

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