CN103633145B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103633145B
CN103633145B CN201310367400.1A CN201310367400A CN103633145B CN 103633145 B CN103633145 B CN 103633145B CN 201310367400 A CN201310367400 A CN 201310367400A CN 103633145 B CN103633145 B CN 103633145B
Authority
CN
China
Prior art keywords
pattern
device isolation
ohm
groove
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310367400.1A
Other languages
English (en)
Other versions
CN103633145A (zh
Inventor
南奇亨
P.赵
金容宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103633145A publication Critical patent/CN103633145A/zh
Application granted granted Critical
Publication of CN103633145B publication Critical patent/CN103633145B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法，该半导体器件包括：基板，包括二维布置的有源部分；器件隔离图案，沿有源部分的侧壁延伸，每个器件隔离图案包括第一和第二器件隔离图案；跨过有源部分和器件隔离图案延伸的栅图案，每个栅图案包括栅绝缘层、栅线和栅覆盖图案；以及分别在有源部分上的欧姆图案。第一器件隔离图案的顶表面可以低于第二器件隔离图案的顶表面，栅绝缘层的顶表面可以低于栅覆盖图案的顶表面，欧姆图案可以包括在第一绝缘层上的延伸部。

Description

半导体器件及其制造方法
技术领域
示例实施方式涉及半导体器件和/或其制造方法，更具体地，示例实施方式涉及具有欧姆图案的半导体器件和/或其制造方法。
背景技术
为了满足对轻重量、小尺寸、高速、多功能、高性能、高可靠性及低成本的电子器件的日益增加的需求，需要半导体存储器件具有高集成度和良好的可靠性。
半导体器件的集成密度的增加可以通过减小构成半导体器件的组件的线宽而实现。然而，线宽的减小会导致金属图案与半导体图案之间的接触电阻的增加。接触电阻可以通过在金属图案与半导体图案之间形成欧姆图案而减小。
发明内容
示例实施方式涉及半导体器件和/或其制造方法，更具体地，示例实施方式涉及具有欧姆图案的半导体器件和/或其制造方法。
示例实施方式提供一种配置为减小金属图案与半导体图案之间的接触电阻的半导体器件。
其他示例实施方式提供配置为防止相邻的欧姆图案之间发生电短路的半导体器件。
其他示例实施方式提供配置为减小金属图案与半导体图案之间的接触电阻的半导体器件的制造方法。
其他示例实施方式提供配置为防止相邻的欧姆图案之间发生电短路的半导体器件的制造方法。
根据示例实施方式，半导体器件包括：基板，包括通过多个第一沟槽和多个第二沟槽限定的多个有源部分；多个器件隔离图案，在多个第一沟槽中并沿多个有源部分的侧壁延伸；多个栅图案，在多个第二沟槽中并跨过多个有源部分和多个器件隔离图案延伸；多个欧姆图案，分别在多个二维布置的有源部分上；以及多个金属图案，耦接到多个欧姆图案。当在平行于多个第一沟槽和第二沟槽的方向测量时，多个欧姆图案的每个具有宽度大于其下多个有源部分中的相应一个有源部分的宽度的部分。
在示例实施方式中，多个器件隔离图案的每个可以包括连续地堆叠在多个第一沟槽中的相应一个第一沟槽的内表面上的第一器件隔离图案和第二器件隔离图案，第一器件隔离图案具有低于第二器件隔离图案的顶表面的顶表面，由此暴露第二器件隔离图案的上部侧表面。
在示例实施方式中，多个欧姆图案可以与第一器件隔离图案的顶表面或第二器件隔离图案的暴露的上部侧表面中的至少之一接触。
在示例实施方式中，多个栅图案的每个可以包括：栅绝缘层，覆盖多个第二沟槽中的相应一个第二沟槽的内表面；栅线，填充第二沟槽中的相应一个第二沟槽的被栅绝缘层覆盖的下部区；和栅覆盖图案，填充第二沟槽中的相应一个第二沟槽的被栅绝缘层覆盖的上部区。栅绝缘层具有低于栅覆盖图案的顶表面的顶表面，由此暴露栅覆盖图案的上部侧表面。
在示例实施方式中，栅绝缘层可以形成在基板和栅线的面对表面之间的局部区域（localized region）内，且栅线可以接触多个器件隔离图案。
在示例实施方式中，多个欧姆图案可以与栅绝缘层的顶表面或栅覆盖图案的暴露的上部侧表面中的至少之一接触。
在示例实施方式中，多个欧姆图案的底表面可以低于栅绝缘层的顶表面。
在示例实施方式中，多个器件隔离图案的每个和多个栅图案的每个可以包括与相应一个有源部分接触的第一绝缘层和与多个有源部分中的相应一个有源部分间隔开的第二绝缘层，第一绝缘层由从硅氧化物和金属氧化物中选择的一种制成，第二绝缘层由从硅氮化物和硅氮氧化物之一制成。第一绝缘层具有低于第二绝缘层的顶表面的顶表面，欧姆图案中的相应一个欧姆图案可以包括在第一绝缘层上的延伸部。
根据示例实施方式，制造半导体器件的方法可以包括：图案化基板以形成限定多个线图案的多个第一沟槽；在多个第一沟槽中形成多个器件隔离图案，多个器件隔离图案的每个包括第一器件隔离图案和第二器件隔离图案；图案化多个线图案和多个器件隔离图案以形成跨过多个第一沟槽延伸的多个第二沟槽，并由此限定多个有源部分；在多个第二沟槽中形成多个栅图案，多个栅图案的每个包括栅绝缘层、栅线和栅覆盖图案；使第一器件隔离图案和栅绝缘层中的至少一个凹陷以暴露多个有源部分的上部侧表面；形成覆盖多个有源部分的暴露的上部侧表面的金属层；和使金属层与基板反应以在多个有源部分上形成多个欧姆图案。
在示例实施方式中，第一器件隔离图案可以由硅氧化物形成，栅绝缘层可以由从硅氧化物和金属氧化物中选择的一种形成，第二器件隔离图案可以由从硅氮化物和硅氮氧化物中选择的一种形成，栅覆盖图案可以由从硅氮化物和硅氮氧化物中选择的一种形成。
在示例实施方式中，在形成金属层之前，该方法可以进一步包括执行预处理工艺以将多个有源部分的晶体结构改变为非晶态。
根据示例实施方式，半导体器件可以包括：基板，包括多个二维布置的有源部分；沿多个二维布置的有源部分的侧壁延伸的多个器件隔离图案，多个器件隔离图案的每个包括第一器件隔离图案和第二器件隔离图案；跨过多个二维布置的有源部分和多个器件隔离图案延伸的多个栅图案，多个栅图案的每个包括栅绝缘层、栅线和栅覆盖图案；以及多个欧姆图案，分别在多个二维布置的有源部分上。第一器件隔离图案的顶表面和栅绝缘层的顶表面可以分别低于第二器件隔离图案的顶表面和栅覆盖图案的顶表面，欧姆图案中的相应一个欧姆图案可以包括在第一绝缘层上的延伸部。
在示例实施方式中，第一器件隔离图案可以由硅氧化物形成，栅绝缘层可以由从硅氧化物和金属氧化物中选择的一种形成，第二器件隔离图案可以由从硅氮化物和硅氮氧化物中选择的一种形成，栅覆盖图案可以由从硅氮化物和硅氮氧化物中选择的一种形成。
在示例实施方式中，多个欧姆图案的每个的底表面可以低于栅绝缘层的顶表面。
在示例实施方式中，栅绝缘层可以形成在基板和栅线的面对表面之间的局部区域内，栅线与可以与多个器件隔离图案接触。
根据示例实施方式，半导体器件包括：从基板的上表面突出的至少两个有源区，该至少两个有源区通过第一沟槽彼此间隔开；器件隔离图案，部分地填充第一沟槽并具有平行于至少两个有源区延伸的多个突起，其中多个突起通过交叉第一沟槽的第二沟槽彼此间隔开；栅图案，在第二沟槽中并在至少两个有源区上延伸，其中多个突起每个具有与至少两个有源区间隔开并通过栅图案暴露的上部；以及多个欧姆图案，每个欧姆图案接触至少两个有源区中的相应一个有源区的上表面。
多个欧姆图案每个可以具有宽度大于多个欧姆图案的下部的宽度的上部。
多个欧姆图案的该上部可以接触多个突起的上部的侧壁。
多个欧姆图案可以由从钴硅化物、镍硅化物和钛硅化物中选择的过渡金属硅化物形成。
第一沟槽可以由器件隔离图案和多个欧姆图案中的相应一个欧姆图案共同地完全填充。
附图说明
通过以下结合附图的简要描述，将更清楚地理解示例实施方式。当在此描述时，附图表示非限制的示例实施方式。
图1A至图10A是示出根据示例实施方式制造半导体器件的方法的透视图。
图1B至图10B分别是沿图1A至图10A的虚线I-I和II-II截取的截面图。
图1C至图10C分别是沿图1A至图10A的虚线III-III和IV-IV截取的截面图。
图11是根据示例实施方式的半导体器件的透视图。
图12是示出根据示例实施方式的半导体器件的一些方面的透视图。
图13是示出根据示例实施方式的存储元件的截面图。
图14是示出根据其他示例实施方式的存储元件的截面图。
图15是示出根据其他示例实施方式的存储元件的截面图。
图16是示出根据其他的示例实施方式的存储元件的截面图。
图17是示出根据修改的示例实施方式的半导体器件的特征的透视图。
图18是根据其他修改的示例实施方式的半导体器件及其制造方法的截面图。
图19是示意性框图，示出包括根据示例实施方式的半导体存储器件的电子系统的示例。
图20是示意性框图，示出包括根据示例实施方式的半导体存储器件的存储卡的示例。
应当注意到，这些图形旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性并对下面所提供的书面描述进行补充。然而，这些附图没有按比例并且可能没有精确反映任何给定实施方式的结构或性能特征，并且不应解释为限定或限制示例实施方式所涵盖的数值或性质的范围。例如，为了清晰可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中相似的或相同的附图标记的使用旨在指示相似的或相同的元件或特征的存在。
具体实施方式
现在将参考附图更充分地描述示例实施方式，在附图中示出了示例实施方式。然而，示例实施方式可以实施为许多不同的形式且不应该理解为限于在此阐述的实施方式，而是提供这些实施方式使得本公开全面和完整，并将向本领域普通技术人员充分传达示例实施方式的概念。在附图中，为了清晰夸大了层和区域的厚度。在附图中相同的附图标记表示相同的元件，因此将省略它们的描述。
将理解，当一元件被称为“连接到”或“耦接到”另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在插入元件。相反，当一元件被称为“直接连接到”或者“直接耦接到”另一元件时，没有插入元件存在。相同的附图标记始终指示相同的元件。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。用于描述元件或层之间的关系的其他的词应该以相似的方式解释（例如，“在......之间”和“直接在......之间”、“相邻的”和“直接相邻”、“在......上”和“直接在......上”）。
将理解，尽管术语“第一”、“第二”等在这里可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，在下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分而不背离示例实施方式的教导。
为了便于描述，空间相对术语，诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等等，在这里可以用于描述一个元件或特征与其他（诸）元件或（诸）特征如附图所示的关系。将理解，空间相对术语旨在包括除图中所绘示的取向之外器件在使用或操作中的不同的取向。例如，如果在附图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示范性术语“在...下面”可以包括之上和之下两个取向。器件可以被不同地定位（旋转90度或在其他的取向），相应地解释这里使用的空间相对描述符。
在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制示例实施方式。如在此所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。将进一步理解，术语“包括”和/或“包含”当在此使用时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
在此参考截面图描述了示例实施方式，该截面图是示例实施方式的理想化实施方式（及中间结构）的示意图。如此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应该理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域可以具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区域内的一些注入。因此，在附图中示出的区域本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，且并非旨在限制示例实施方式的范围。
除非另外限定，否则在此使用的所有术语（包括技术术语和科学术语）具有与示例实施方式所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术的上下文中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。
示例实施方式涉及半导体器件和/或其制造方法，更具体地，示例实施方式涉及具有欧姆图案的半导体器件和/或其制造方法。
图1A至图10A是示出根据示例实施方式制造半导体器件的方法的透视图。图1B至图10B分别是沿图1A至图10A的虚线I-I和II-II截取的截面图，图1C至图10C分别是沿图1A至图10A的虚线III-III和IV-IV截取的截面图。
参考图1A至图1C，基板100可以被图案化以形成第一沟槽101，可以形成器件隔离图案110以填充第一沟槽101。
基板100可以由半导体材料形成。例如，基板100可以是硅晶片或包括至少一个硅层的多层结构。在示例实施方式中，基板100可以包括掺杂有杂质的阱区。
第一沟槽101可以平行于彼此形成。形成第一沟槽101可以包括在基板100上形成彼此平行的第一掩模图案（未示出），然后，利用第一掩模图案作为蚀刻掩模来各向异性地蚀刻基板100。形成第一沟槽101导致基板100可以包括线图案LP，该线图案LP的侧壁由第一沟槽101限定。在示例实施方式中，第一沟槽101可以形成为具有10或更大的高宽比（即，深度比宽度）。第一掩模图案可以在形成第一沟槽101或形成器件隔离图案110之后去除。
形成器件隔离图案110可以包括形成器件隔离层以填充第一沟槽101，然后将器件隔离层定位在第一沟槽101中。在示例实施方式中，器件隔离层可以包括第一器件隔离层和第二器件隔离层，该第一器件隔离层可以共形地覆盖提供有第一沟槽101的所得结构，该第二器件隔离层可以填充提供有第一器件隔离层的第一沟槽101。在这种情况下，每个器件隔离图案110可以包括第一器件隔离图案111和第二器件隔离图案112。
在示例实施方式中，第一器件隔离层或第一器件隔离图案111可以通过热氧化第一沟槽101的内表面而形成。例如，第一器件隔离图案111可以由硅氧化物层形成。在其他示例实施方式中，第一器件隔离图案111可以是通过化学气相沉积或原子层沉积形成的硅氧化物层和金属氧化物层的至少之一。
第二器件隔离层或第二器件隔离图案112可以包括关于第一器件隔离层具有蚀刻选择性的至少一种材料。例如，在第一器件隔离图案111由硅氧化物层形成的情况下，第二器件隔离图案112可以是硅氮化物层或硅氮氧化物层。第二器件隔离层可以通过具有优异的台阶覆盖性质的沉积技术之一形成。例如，提供有第一器件隔离层的第一沟槽101可以被第二器件隔离层完全填满。
在示例实施方式中，在第二器件隔离图案112的一些或每个中可以形成接缝（seam）。此外，第二器件隔离层可以形成为具有大于第一器件隔离层的沉积厚度，第一器件隔离图案111可以具有小于第二器件隔离图案112的水平厚度。
参考图2A至图2C，线图案LP和器件隔离图案110可以被图案化以形成第二沟槽102。第二沟槽102可以形成为交叉器件隔离图案110。例如，第一沟槽101和第二沟槽102可以形成为彼此交叉，因此，基板100可以具有由第一沟槽101和第二沟槽102限定的有源部分AP。
在每个有源部分AP中，可以通过第一沟槽101限定一对相反的侧壁，可以通过第二沟槽102限定另一对相反的侧壁。
第二沟槽102可以形成为比第一沟槽101浅。因此，器件隔离图案110的一部分可以保留在第一沟槽101和第二沟槽102的底表面之间。
形成第二沟槽102可以包括形成第二掩模图案（未示出）以交叉器件隔离图案110，然后，利用第二掩模图案作为蚀刻掩模各向异性地蚀刻线图案LP和器件隔离图案110。在示例实施方式中，在形成第二沟槽102期间，器件隔离图案110和线图案LP可以以彼此不同的蚀刻速率被蚀刻。在这种情况下，在器件隔离图案110上的第二沟槽102的底表面可以形成在与线图案LP上的第二沟槽102的底表面不同的水平处。第二掩模图案可以在形成第二沟槽102之后或在形成将参考图3A描述的栅图案之后被去除。
参考图3A至图3C，栅图案120可以形成为填充第二沟槽102。每个栅图案120可以包括栅绝缘层121、栅线122和栅覆盖图案123。栅绝缘层121可以形成为共形地覆盖第二沟槽102，栅线122和栅覆盖图案123可以连续地填充提供有栅绝缘层121的第二沟槽102。
栅绝缘层121可以由硅氧化物层或金属氧化物层（例如，铪氧化物和铝氧化物）之一形成，栅覆盖图案123可以包括关于栅绝缘层121具有蚀刻选择性的至少一种绝缘材料。例如，在栅绝缘层121由氧化物层形成的情况下，栅覆盖图案123可以由氮化物层（例如，硅氮化物层或硅氮氧化物层）的一种形成。栅线122可以包括掺杂半导体材料（例如，掺杂硅）、金属材料（例如，钨、铝、钛和钽）、导电金属氮化物（例如，钛氮化物、钽氮化物和钨氮化物）以及金属-半导体化合物（例如，金属硅化物）中的至少一种。
如所示出的，栅绝缘层121可以形成为覆盖第二沟槽102的整个内表面。在这种情况下，栅线122和栅覆盖图案123可以通过栅绝缘层121而与有源部分AP和器件隔离图案110在空间上和电学地分离。
参考图4A至图4C，可以执行刻蚀工艺以形成暴露有源部分AP的顶表面和上侧壁的凹陷区RR。例如，形成凹陷区RR可以执行为使栅绝缘层121和第一器件隔离图案111的顶表面凹陷。每个凹陷区RR可以具有形成在高于与其相邻的栅线122的顶表面的水平处的底表面。
根据上述示例实施方式中的一些示例实施方式，栅绝缘层121和第一器件隔离图案111可以由氧化物层形成，栅覆盖图案123和第二器件隔离图案112可以由氮化物层形成。在这种情况下，形成凹陷区RR可以包括利用关于栅覆盖图案123和第二器件隔离图案112具有蚀刻选择性的蚀刻配方来选择性地蚀刻栅绝缘层121和第一器件隔离图案111。例如，可以执行其中使用氢氟酸的湿蚀刻工艺以选择性地使栅绝缘层121和第一器件隔离图案111的顶表面凹陷。
参考图5A至图5C，金属层130可以形成在提供有凹陷区RR的所得结构上。金属层130可以由金属材料形成，其可以与有源部分AP的构成材料反应以形成表现出电欧姆性质的层。例如，在由硅形成基板100的情况下，金属层130可以由钴、镍和钛之一形成。
在示例实施方式中，由于存在凹陷区RR，金属层130可以形成为不仅覆盖每个有源部分AP的顶表面，还覆盖每个有源部分AP的上侧壁。因此，与缺少凹陷区RR的情况相比，与金属层130接触的有源部分AP的表面积增加了。
在示例实施方式中，在形成金属层130之前，还可以对有源部分AP的上部区执行离子注入工艺。该离子注入工艺导致有源部分AP的上部区可以被掺杂为具有与基板100或阱区不同的导电类型。该掺杂区可以用于晶体管的源电极或漏电极。
在示例实施方式中，在形成金属层130之前，还可以对有源部分AP的上部区执行预处理工艺。可以执行该预处理工艺以增强金属层130与有源部分AP之间的反应。例如，因为有源部分AP是基板100的通过第一沟槽101和第二沟槽102限定的部分，所以它们具有与基板100相同的材料和相同的晶体结构。换句话说，在基板100是硅晶片的情况下，有源部分AP可以由单晶硅层形成。可以执行该预处理工艺以将有源部分AP的晶体结构改变为非晶态。例如，该预处理工艺可以包括将离子注入到有源部分AP的上部区，但示例实施方式不限于此。
参考图6A至图6C，欧姆图案135可以形成在有源部分AP上。欧姆图案135可以通过金属层130与有源部分AP的暴露部分之间的反应而产生。例如，在有源部分AP由硅形成的情况下，欧姆图案135可以利用硅化技术形成。换句话说，欧姆图案135可以由例如钴硅化物、镍硅化物和钛硅化物之一形成。
形成欧姆图案135可以包括对提供有金属层130的结构执行热处理并去除金属层130的不与有源部分AP反应的部分。在示例实施方式中，可以以快速热处理的方式执行该热处理。此外，形成金属层130和热处理可以以原位方式执行。金属层的非反应部分可以利用关于欧姆图案135、栅覆盖图案123和第二器件隔离图案112具有蚀刻选择性的蚀刻配方去除。
参考图7A至图7C，源线150可以形成为将欧姆图案135彼此连接。每条源线150可以是包括过渡金属层和/或过渡金属氮化物层的多层结构。
源线150可以形成为交叉器件隔离图案110。源线150可以通过这样的方式形成，其中至少三个第二沟槽102可以设置在相邻的一对源线150之间。换句话说，不连接到源线150的两列有源部分AP可以夹置在相邻的一对源线150之间，它们可以用作晶体管的源电极。
在示例实施方式中，源线150可以利用镶嵌（damascene）工艺形成。例如，形成源线150可以包括在提供有欧姆图案135的结构上形成第一层间绝缘层140、图案化第一层间绝缘层140以形成源沟槽、然后形成金属层以填充源沟槽。每个源沟槽可以形成为交叉器件隔离图案110并暴露超过一个欧姆图案135。因此，每条源线150可以共同连接到超过一个欧姆图案135。
在其他示例实施方式中，源线150可以利用图案化工艺形成。例如，形成源线150可以包括在提供有欧姆图案135的结构上形成导电层（未示出）、图案化导电层以形成源线150、然后在源线150上形成第一层间绝缘层140。在这种情况下，与图7A至图7C不同，源线150可以形成为与器件隔离图案110的顶表面直接接触。
参考图8A至图8C，接触插塞170可以形成为耦接到欧姆图案135。形成接触插塞170可以包括形成第二层间绝缘层160以覆盖提供有源线150的结构、形成穿透（或贯穿）第二层间绝缘层160和第一层间绝缘层140的接触孔、然后用导电层填充接触孔。
在示例实施方式中，接触插塞170可以分别连接到不连接到源线150的欧姆图案135。例如，接触插塞170可以连接到用作晶体管的漏电极的欧姆图案135。每个接触插塞170可以是包括过渡金属层和/或过渡金属氮化物层的多层结构。
参考图9A至图9C，存储元件ME可以形成为耦接到接触插塞170。
在示例实施方式中，存储元件ME可以利用镶嵌工艺（damascene process）形成。例如，形成存储元件ME可以包括形成第三层间绝缘层180以覆盖提供有接触插塞170的结构、图案化第三层间绝缘层180以形成分别暴露接触插塞170的开口、然后用存储层填充开口。
在其他示例实施方式中，存储元件ME可以利用图案化工艺形成。例如，形成存储元件ME可以包括在提供有接触插塞170的结构上形成存储层并图案化存储层以在接触插塞170上分别形成存储元件ME。此后，存储元件ME可以被第三层间绝缘层180覆盖。
存储元件ME可以包括展现可变电阻性质的材料或层结构。将参考图13至图16更具体地示范性地描述根据示例实施方式的存储元件ME。
参考图10A至图10C，位线195可以形成为连接存储元件ME。在示例实施方式中，每条位线195可以形成为与栅图案120交叉并与设置在其下方的多个存储元件ME彼此电连接。
在示例实施方式中，位线195可以通过上插塞190连接到存储元件ME。例如，在形成位线195之前，第四层间绝缘层185可以形成为覆盖提供有存储元件ME的结构并被图案化以形成上接触孔，每个上接触孔暴露相应的一个存储元件ME的顶表面，然后，上插塞190可以形成为填充上接触孔。在存储元件ME利用图案化工艺形成的情况下，可以省略形成第四层间绝缘层185且上插塞190可以形成为穿透第三层间绝缘层180。
图11是根据示例实施方式的半导体器件的透视图。图12是示出根据示例实施方式的半导体器件的一些方面的透视图。
图11和图12示出可以通过参考图1A至图10A描述的工艺制造的半导体器件。为了减小附图的复杂性并提供对示例实施方式的更好的理解，在图11和图12中可以省略半导体器件的一些元件（例如，层间绝缘层）。此外，为了简明的描述，可以省略参考图1-10在先前描述的元件的重复描述。
参考图11和图12，提供具有二维布置的有源部分AP的基板100。有源部分AP可以通过彼此交叉的第一沟槽101和第二沟槽102来限定。第一沟槽101可以形成为具有大于第二沟槽102的深度。
器件隔离图案110可以设置在第一沟槽101中。每个器件隔离图案110可以包括第一器件隔离图案111和第二器件隔离图案112，第一器件隔离图案111共形地覆盖第一沟槽101的内表面，第二器件隔离图案112填充提供有第一器件隔离图案111的第一沟槽101。在示例实施方式中，第一器件隔离图案111可以由氧化物（例如，硅氧化物或金属氧化物）形成，而第二器件隔离图案112可以由氮化物（例如，硅氮化物或硅氮氧化物）形成。第一器件隔离图案111可以具有在低于第二器件隔离图案112的水平处定位的顶表面。换句话说，第二器件隔离图案112可以具有不覆盖有第一器件隔离图案111的上侧壁。
栅图案120可以设置在第二沟槽102中。栅图案120可以跨越交叉第二沟槽102的第一沟槽101形成。每个栅图案120可以包括栅绝缘层121、栅线122和栅覆盖图案123。在示例实施方式中，栅绝缘层121可以由氧化物（例如，硅氧化物或金属氧化物）形成，而栅覆盖图案123可以由氮化物（例如，硅氮化物或硅氮氧化物）形成。栅绝缘层121可以具有在低于栅覆盖图案123的水平处定位的顶表面。换句话说，栅覆盖图案123可以具有不用栅绝缘层121覆盖的上侧壁。
欧姆图案135可以提供在有源部分AP上，用作晶体管的源电极和漏电极的杂质区（未示出）可以进一步形成在欧姆图案135之下。一些栅线122可以用作控制晶体管的沟道电势的栅电极，其它栅线122可以用作将晶体管彼此电分离的隔离电极。
每个欧姆图案135可以包括具有大于设置在其下的有源部分AP的宽度的部分。例如，当在平行于第一沟槽101和第二沟槽102的方向测量时，每个欧姆图案135可以具有比设置在其下的相应一个有源部分AP的宽度大的部分。在示例实施方式中，每个欧姆图案135可以从有源部分AP水平地延伸以覆盖第二器件隔离图案112和与其相邻的栅覆盖图案123的上侧壁。此外，每个欧姆图案135可以覆盖第一器件隔离图案111和与其相邻的栅绝缘层121的顶表面。欧姆图案135的该扩展可以由参考图4A至图4C描述的凹陷工艺产生。
每个欧姆图案135可以包括低于第一器件隔离图案111和/或与其相邻的栅绝缘层121的顶表面的底表面。在示例实施方式中，欧姆图案135的底表面可以形成在高于栅线122的顶表面的水平处。
欧姆图案135可以电连接到源线150或接触插塞170。例如，每条源线150可以形成为与器件隔离图案110交叉并将多个欧姆图案135彼此电连接，每个接触插塞170可以电连接到没有连接到源线150的相应一个欧姆图案135。在示例实施方式中，两列接触插塞170可以设置在一对源线150之间。
存储元件ME可以分别提供在接触插塞170上。每个存储元件ME可以电连接到设置在其下的相应一个接触插塞170。位线195可以提供在存储元件ME上以交叉栅图案120。存储元件ME可以经由上插塞190电连接到相应一条位线195。
将参考图13至图16示范性地描述根据示例实施方式的存储元件，但示例实施方式可以不限于此。
图13是示出根据示例实施方式的存储元件的截面图。
参考图13，存储元件ME可以包括参考图案220、自由图案240和设置在参考图案220与自由图案240之间的隧穿阻挡图案230。参考图案220的磁化方向FM可以被固定到特定方向，而自由图案240的磁化方向CM可以被转换为平行于或反平行于参考图案220的磁化方向FM。参考图案220和自由图案240的磁化方向FM和CM可以平行于与自由图案240接触的隧穿阻挡图案230的表面。参考图案220、隧穿阻挡图案130和自由图案240可以构成磁性隧道结。
在自由图案240的磁化方向CM平行于参考图案220的磁化方向FM的情况下，存储元件ME可以具有第一电阻。在自由图案240的磁化方向CM反平行于参考图案220的磁化方向FM的情况下，存储元件ME可以具有大于第一电阻的第二电阻。第一电阻与第二电阻之间的差异可以用作存储元件ME中的二进制数据。在示例实施方式中，可以利用自旋力矩转移技术来转换自由图案240的磁化方向CM。
参考图案220和自由图案240的每个可以包括铁磁材料。参考图案220可以进一步包括钉扎其中的铁磁材料的磁化方向的反铁磁性材料。隧穿阻挡图案230可以包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和/或镁-硼氧化物的至少之一。
存储元件ME可以进一步包括下电极210和上电极250。参考图案220、隧穿阻挡图案230和自由图案240可以夹置在下电极210与上电极250之间。如所示出的，参考图案220、隧穿阻挡图案230和自由图案240可以连续地堆叠在下电极210上，上电极250可以提供在自由图案240上。备选地，自由图案240、隧穿阻挡图案230和参考图案220可以连续地堆叠在下电极210上。在这种情况下，上电极250可以提供在参考图案220上。下电极210和上电极250可以包括导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）。
图14是示出根据其他示例实施方式的存储元件的截面图。
参考图14，在当前示例实施方式中，存储元件ME可以包括参考垂直图案320、自由垂直图案340和夹置在参考垂直图案320与自由垂直图案340之间的隧穿阻挡图案330。参考垂直图案320的磁化方向FMV可以被固定到特定方向，而自由垂直图案340的磁化方向CMV可以转换为平行于或反平行于参考垂直图案320的磁化方向FMV。这里，参考垂直图案320和自由垂直图案340的磁化方向FMV和CMV可以垂直于与自由垂直图案340接触的隧穿阻挡图案330的表面。
参考垂直图案320和自由垂直图案340可以包括以下至少之一：垂直磁性材料（例如，CoFeTb、CoFeGd和/或CoFeDy）、具有L10结构的垂直磁性材料、密排六方晶格（HCP）点阵结构的CoPt、以及垂直磁性结构。具有L10结构的垂直磁性材料可以包括L10FePt、L10FePd、L10CoPd和/或L10CoPt的至少之一。垂直磁性结构可以包括交替地且重复地堆叠的磁性层和非磁性层。例如，垂直磁性结构可以包括（Co/Pt）n、（CoFe/Pt）n、（CoFe/Pd）n、（Co/Pd）n、（Co/Ni）n、（CoNi/Pt）n、（CoCr/Pt）n、和（CoCr/Pd）n的至少之一，其中n是交替地堆叠的磁性层和非磁性层的数目。在示例实施方式中，参考垂直图案320可以比自由垂直图案340厚，和/或参考垂直图案320的矫顽力可以大于自由垂直图案340的矫顽力。
隧穿阻挡图案330可以包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物或镁-硼氧化物的至少之一。存储元件ME可以进一步包括下电极310和上电极350。如所示出的，参考垂直图案320、隧穿阻挡图案330和自由垂直图案340可以连续地堆叠在下电极310上，上电极350可以提供在自由垂直图案340上。备选地，自由垂直图案340、隧穿阻挡图案330和参考垂直图案320可以连续地堆叠在下电极310上，上电极350可以提供在参考垂直图案320上。下电极310和上电极350可以包括导电金属氮化物层。
图15是示出根据其他示例实施方式的存储元件的截面图。
参考图15，在当前示例实施方式中，存储元件ME可以包括连续地堆叠的相变材料图案410和覆盖电极420。相变材料图案410的相可以通过控制其温度和/或其冷却时间而转变为结晶状态或非晶态。相变材料图案410在结晶状态可以展现比非晶态更低的电阻。结晶态和非晶态之间的电阻差异可以用作存储元件ME中的二进制数据。在示例实施方式中，与相变材料图案410接触的接触插塞170可以用作加热器电极（heater electrode）。在这种情况下，邻近于接触插塞170的一部分相变材料图案410可以用作编程区，其晶体结构可以变为结晶态或非晶态。
相变材料图案410可以包括硫族化物元件之一，诸如碲（Te）和硒（Se）。例如，相变材料图案410可以包括以下至少一种：Ge-Sb-Te化合物、As-Sb-Te化合物、As-Ge-Sb-Te化合物、Sn-Sb-Te化合物、Ag-In-Sb-Te化合物、In-Sb-Te化合物、5A族元素-Sb-Te化合物、6A族元素-Sb-Te化合物、5A族元素-Sb-Se化合物、6A族元素-Sb-Se化合物、Ge-Sb化合物、In-Sb化合物、Ga-Sb化合物和掺杂的Ge-Sb-Te化合物。这里，掺杂的Ge-Sb-Te化合物材料可以用以下至少之一掺杂：碳（C）、氮（N）、硼（B）、铋（Bi）、硅（Si）、磷（P）、铝（Al）、镝（Dy）、和钛（Ti）。覆盖电极420可以由导电金属氮化物形成。
图16是示出根据其他的示例实施方式的存储元件的截面图。
参考图16，在当前示例实施方式中，存储元件ME可以包括下电极510、上电极530和夹置在下电极510和上电极530之间的过渡金属氧化物图案520。至少一个电通道EP可以通过编程操作在过渡金属氧化物图案520中产生或从其消失。电通道EP的两个端部可以分别连接到下电极510和上电极530。存储元件ME可以由于存在电通道EP而呈现低电阻并由于缺少电通道EP而呈现高电阻。电通道EP的存在和缺少之间的电阻差异可以用作存储元件ME中的二进制数据。
过渡金属氧化物图案520可以包括例如以下至少之一：铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO（（Pr,Ca）MnO3）、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物。
下电极510和上电极530可以包括以下至少之一：导电金属氮化物（例如，钛氮化物或钽氮化物）、过渡金属（例如，钛或钽）和稀土金属（例如，钌或铂）。
图17是示出根据修改的示例实施方式的半导体器件的一些特征的透视图。
在参考图3A至图3C描述的栅图案120的形成中，栅绝缘层121可以是通过热氧化工艺形成的硅氧化物层。在这种情况下，如图17所示，栅绝缘层121可以局部地形成在通过第二沟槽102暴露的有源部分AP的表面上，栅线122和栅覆盖图案123可以形成为直接接触器件隔离图案110。备选地，有源部分AP的表面与器件隔离图案110的表面之间可以存在栅绝缘层121的厚度差异。
图18是根据其他修改的示例实施方式的半导体器件及其制造方法的截面图。
在参考图6A至图6C描述的欧姆图案135的形成中，如图18所示，每个欧姆图案135可以包括宽度大于设置在其下的有源部分AP并与第二器件隔离图案112和栅覆盖图案123间隔开的部分。例如，每个欧姆图案135可以从有源部分AP的顶表面水平地延伸。欧姆图案135的该扩展可以由参考图4A至图4C描述的凹陷工艺产生。
上面公开的半导体器件可以利用各种不同的封装技术封装。例如，根据上述示例实施方式的半导体器件可以利用以下任何一种来封装：层叠封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯技术、晶片形式中管芯技术、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOIC）技术、收缩型小外形封装（SSOP）技术、薄型小外形封装（TSOP）技术、封装级系统（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（WFP）技术和晶片级处理堆叠封装（WSP）技术。
其中安装根据以上示例实施方式之一的半导体器件的封装可以进一步包括控制半导体器件的至少一个半导体器件（例如，控制器和/或逻辑装置）。
图19是示意性框图，示出包括根据示例实施方式的半导体存储器件的电子系统的示例。
参考图19，根据示例实施方式的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于通过其传输电信号的路径。
控制器1110例如可以包括微处理器、数字信号处理器、微控制器和另一逻辑装置中的至少之一。另一逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任何一个相似的功能。I/O单元1120可以包括例如键区、键盘和/或显示装置。存储器件1130可以储存数据和/或命令。存储器件1130可以包括根据上述示例实施方式的半导体存储器件中的至少一个。存储器件1130可以进一步包括不同于上述半导体器件的其他类型的半导体存储器件。例如，存储器件1130可以进一步包括非易失性存储器件（例如，快闪存储器件、磁存储器件、相变存储器件等）、动态随机存取存储器（DRAM）、和/或静态随机存取存储器件（SRAM）。接口单元1140可以传输电数据到通信网络或可以从通信网络接收电数据。接口单元1140可以通过无线或电缆来操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的无线电收发器。虽然在附图中未示出，但电子系统1100可以进一步包括快速DRAM器件和/或快速SRAM，其作为高速缓冲存储器用于改善控制器1110的操作。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以通过无线接收或传输信息数据。
图20是示意性框图，示出包括根据示例实施方式的半导体存储器件的存储卡的示例。
参考图20，根据示例实施方式的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据上述示例实施方式的半导体存储器件中的至少一个。在其他示例实施方式中，存储器件1210可以进一步包括不同于根据上述示例实施方式的半导体器件的其他类型的半导体存储器件。例如，存储器件1210可以进一步包括非易失性存储器件（例如，快闪存储器件、磁存储器件、相变存储器件等）、动态随机存取存储器（DRAM）、和/或静态随机存取存储器（SRAM）器件。存储卡1200可以包括控制主机与存储器件1210之间的数据通信的存储控制器1220。
存储控制器1220可以包括控制存储卡1200的整体操作的中央处理器（CPU）1222。此外，存储控制器1220可以包括用作CPU1222的操作存储器的SRAM器件1221。此外，存储控制器1220可以进一步包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以配置为包括存储卡1200与主机之间的数据通信协议。存储接口单元1225可以将存储控制器1220连接到存储器件1210。存储控制器1220可以进一步包括错误检查和校正（ECC）程序块1224。ECC程序块1224可以检测并校正从存储器件1210读出的数据的错误。虽然在附图中未示出，但是存储卡1200可以进一步包括存储代码数据以与主机接口的只读存储器（ROM）器件。存储卡1200可以用作便携式数据存储卡。备选地，存储卡1200可以实现为用作计算机系统的硬盘的固态盘（SSD）。
根据示例实施方式，凹陷区可以形成为暴露有源部分的上侧壁。由于凹陷区的存在，金属层可以以增加的接触面积来接触有源部分。这使得能够增加将要形成在有源部分上的欧姆图案的厚度。即使将要沉积的金属层具有小的厚度，欧姆图案也可以形成至期望的厚度。因此，可以减小有源图案与提供在其上的金属图案之间的接触电阻。此外，在金属层沉积至减小的厚度的情况下，可以防止有源图案与金属图案形成电短路。
虽然已经具体示出并描述了一些示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节的变化而不背离所附权利要求的精神和范围。
此美国非临时专利申请要求于2012年8月21日在韩国知识产权局提交的韩国专利申请No.10-2012-0091485的优先权，其整个内容通过引用合并在此。

Claims (19)

1.一种半导体器件，包括：
基板，包括通过多个第一沟槽和多个第二沟槽限定的多个有源部分；
多个器件隔离图案，在所述多个第一沟槽中并沿所述多个有源部分的侧壁延伸；
多个栅图案，在所述多个第二沟槽中并跨过所述多个有源部分和所述多个器件隔离图案延伸；
多个欧姆图案，分别在所述多个有源部分上；和
多个金属图案，耦接到所述多个欧姆图案，
其中当在平行于所述多个第一沟槽和第二沟槽的方向测量时，所述多个欧姆图案的每个具有宽度大于其下的所述多个有源部分中的相应一个有源部分的宽度的部分，
其中所述多个栅图案的每个包括：
栅绝缘层，覆盖所述多个第二沟槽中的相应一个第二沟槽的内表面；
栅线，填充所述多个第二沟槽中的被所述栅绝缘层覆盖的相应一个第二沟槽的下部区；和
栅覆盖图案，填充所述多个第二沟槽中的被所述栅绝缘层覆盖的相应一个第二沟槽的上部区，
其中所述栅绝缘层的上表面在所述欧姆图案的侧部被所述欧姆图案部分地暴露。
2.如权利要求1所述的半导体器件，其中所述栅绝缘层具有低于所述栅覆盖图案的顶表面的顶表面，由此暴露所述栅覆盖图案的上部侧表面。
3.如权利要求2所述的半导体器件，其中所述栅绝缘层在所述基板和所述栅线的面对表面之间的局部区域内，且
所述栅线与所述多个器件隔离图案接触。
4.如权利要求2所述的半导体器件，其中所述多个欧姆图案与所述栅绝缘层的所述顶表面和所述栅覆盖图案的所述暴露的上部侧表面中的至少之一接触。
5.如权利要求2所述的半导体器件，其中所述多个欧姆图案的底表面低于所述栅绝缘层的所述顶表面。
6.如权利要求1所述的半导体器件，其中所述多个器件隔离图案的每个以及所述多个栅图案的每个包括：
第一绝缘层，接触所述多个有源部分中的相应一个有源部分，所述第一绝缘层由从硅氧化物和金属氧化物中选择的一种制成；以及
第二绝缘层，与所述多个有源部分中的相应一个有源部分间隔开，所述第二绝缘层由硅氮化物和硅氮氧化物之一制成，
其中所述第一绝缘层的顶表面低于所述第二绝缘层的顶表面，和
所述多个欧姆图案中的相应一个欧姆图案包括在所述第一绝缘层上的延伸部。
7.一种半导体器件，包括：
基板，包括通过多个第一沟槽和多个第二沟槽限定的多个有源部分；
多个器件隔离图案，在所述多个第一沟槽中并沿所述多个有源部分的侧壁延伸；
多个栅图案，在所述多个第二沟槽中并跨过所述多个有源部分和所述多个器件隔离图案延伸；
多个欧姆图案，分别在所述多个有源部分上；和
多个金属图案，耦接到所述多个欧姆图案，
其中当在平行于所述多个第一沟槽和第二沟槽的方向测量时，所述多个欧姆图案的每个具有宽度大于其下的所述多个有源部分中的相应一个有源部分的宽度的部分，
其中所述多个器件隔离图案的每个包括连续地堆叠在所述多个第一沟槽中的相应一个第一沟槽的内表面上的第一器件隔离图案和第二器件隔离图案，
所述第一器件隔离图案具有低于所述第二器件隔离图案的顶表面的顶表面，由此暴露所述第二器件隔离图案的上部侧表面，
其中所述欧姆图案与所述第一器件隔离图案的上部侧表面接触。
8.如权利要求7所述的半导体器件，其中所述多个欧姆图案与所述第一器件隔离图案的所述顶表面和所述第二器件隔离图案的暴露的上部侧表面中的至少之一接触。
9.一种制造半导体器件的方法，包括：
图案化基板，以形成限定多个线图案的多个第一沟槽；
在所述多个第一沟槽中形成多个器件隔离图案，所述多个器件隔离图案的每个包括第一器件隔离图案和第二器件隔离图案；
图案化所述多个线图案和所述多个器件隔离图案以形成跨过所述多个第一沟槽延伸的多个第二沟槽，并由此限定多个有源部分；
在所述多个第二沟槽中形成多个栅图案，所述多个栅图案的每个包括栅绝缘层、栅线和栅覆盖图案；
使所述第一器件隔离图案和所述栅绝缘层中的至少之一凹陷，以暴露所述多个有源部分的上部侧表面；
形成覆盖所述多个有源部分的暴露的上部侧表面的金属层；和
使所述金属层与所述基板反应以在所述多个有源部分上形成多个欧姆图案。
10.如权利要求9所述的方法，其中所述第一器件隔离图案由硅氧化物形成，所述栅绝缘层由从硅氧化物和金属氧化物中选择的一种形成，所述第二器件隔离图案由从硅氮化物和硅氮氧化物中选择的一种形成，所述栅覆盖图案由从硅氮化物和硅氮氧化物中选择的一种形成。
11.如权利要求9所述的方法，还包括：
在形成所述金属层之前，执行预处理工艺以将所述多个有源部分的晶体结构改变为非晶态。
12.一种半导体器件，包括：
基板，包括多个二维布置的有源部分；
沿所述多个二维布置的有源部分的侧壁延伸的多个器件隔离图案，所述多个器件隔离图案的每个包括第一器件隔离图案和第二器件隔离图案；
跨过所述多个二维布置的有源部分和所述多个器件隔离图案延伸的多个栅图案，所述多个栅图案的每个包括栅绝缘层、栅线和栅覆盖图案；以及
多个欧姆图案，分别在所述多个二维布置的有源部分上，
其中所述第一器件隔离图案的顶表面低于所述第二器件隔离图案的顶表面，所述栅绝缘层的顶表面低于所述栅覆盖图案的顶表面，
所述多个欧姆图案中的相应一个欧姆图案包括在所述第一器件隔离图案和所述栅绝缘层上的延伸部，
其中所述栅绝缘层的上表面在所述欧姆图案的侧部被所述欧姆图案部分地暴露。
13.如权利要求12所述的半导体器件，其中所述第一器件隔离图案由硅氧化物形成，
所述栅绝缘层由从硅氧化物和金属氧化物中选择的一种形成，
所述第二器件隔离图案由从硅氮化物和硅氮氧化物中选择的一种形成，以及
所述栅覆盖图案由从硅氮化物和硅氮氧化物中选择的一种形成。
14.如权利要求12所述的半导体器件，其中多个欧姆图案的每个的底表面低于所述栅绝缘层的顶表面。
15.如权利要求12所述的半导体器件，其中所述栅绝缘层形成在所述基板和所述栅线的面对表面之间的局部区域内，且
所述栅线与所述多个器件隔离图案接触。
16.一种半导体器件，包括：
从基板的上表面突出的至少两个有源区，所述至少两个有源区通过第一沟槽彼此间隔开；
器件隔离图案，部分地填充所述第一沟槽并具有平行于所述至少两个有源区延伸的多个突起，其中所述多个突起通过交叉所述第一沟槽的第二沟槽彼此间隔开；
栅图案，在所述第二沟槽中并在所述至少两个有源区上延伸，其中所述多个突起每个具有与所述至少两个有源区间隔开并通过栅图案暴露的上部；以及
多个欧姆图案，每个欧姆图案接触所述至少两个有源区中的相应一个有源区的上表面，
其中所述多个欧姆图案每个具有宽度大于所述多个欧姆图案的下部的宽度的上部。
17.如权利要求16所述的半导体器件，其中所述多个欧姆图案的所述上部接触所述多个突起的上部的侧壁。
18.如权利要求16所述的半导体器件，其中所述多个欧姆图案由从钴硅化物、镍硅化物和钛硅化物中选择的过渡金属硅化物形成。
19.如权利要求16所述的半导体器件，其中所述第一沟槽由所述器件隔离图案和所述多个欧姆图案中的相应一个欧姆图案共同地完全填充。
CN201310367400.1A 2012-08-21 2013-08-21 半导体器件及其制造方法 Active CN103633145B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120091485A KR101658483B1 (ko) 2012-08-21 2012-08-21 반도체 소자 및 그 제조 방법
KR10-2012-0091485 2012-08-21

Publications (2)

Publication Number Publication Date
CN103633145A CN103633145A (zh) 2014-03-12
CN103633145B true CN103633145B (zh) 2018-06-05

Family

ID=50147263

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310367400.1A Active CN103633145B (zh) 2012-08-21 2013-08-21 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US9166034B2 (zh)
JP (1) JP6214965B2 (zh)
KR (1) KR101658483B1 (zh)
CN (1) CN103633145B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR102074943B1 (ko) * 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
KR102192205B1 (ko) * 2014-04-28 2020-12-18 삼성전자주식회사 메모리 장치
US9887165B2 (en) * 2014-12-10 2018-02-06 Stmicroelectronics S.R.L. IC with insulating trench and related methods
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11978785B2 (en) * 2021-12-17 2024-05-07 Nanya Technology Corporation Method of manufacturing semiconductor structure having a fin feature

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944507A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 使用预着陆塞制造掩埋栅极的方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391245A (ja) * 1989-09-01 1991-04-16 Sumitomo Metal Ind Ltd 薄膜半導体装置とその製造方法
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
US5994736A (en) 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
JP2003158201A (ja) 2001-11-20 2003-05-30 Sony Corp 半導体装置およびその製造方法
KR20030050995A (ko) 2001-12-20 2003-06-25 동부전자 주식회사 고집적 트랜지스터의 제조 방법
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
JP4016781B2 (ja) 2002-09-25 2007-12-05 富士電機デバイステクノロジー株式会社 半導体素子の製造方法
KR100605908B1 (ko) 2003-10-01 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP2005150565A (ja) 2003-11-19 2005-06-09 Ricoh Co Ltd 半導体装置及びその製造方法
US7402863B2 (en) 2004-06-21 2008-07-22 International Rectifier Corporation Trench FET with reduced mesa width and source contact inside active trench
US8384150B2 (en) 2005-11-29 2013-02-26 Rohm Co., Ltd. Vertical double diffused MOS transistor with a trench gate structure
US7829941B2 (en) 2006-01-24 2010-11-09 Alpha & Omega Semiconductor, Ltd. Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions
US20100084713A1 (en) 2006-09-29 2010-04-08 Nec Corporation Semiconductor device manufacturing method and semiconductor device
US20080224232A1 (en) 2007-03-16 2008-09-18 United Microelectronics Corp. Silicidation process for mos transistor and transistor structure
KR20090095270A (ko) 2008-03-05 2009-09-09 삼성전자주식회사 오믹 콘택막의 형성방법 및 이를 이용한 반도체 장치의금속배선 형성방법
JP4770885B2 (ja) 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US8012817B2 (en) 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
US8773881B2 (en) * 2009-03-10 2014-07-08 Contour Semiconductor, Inc. Vertical switch three-dimensional memory array
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
JP2011044625A (ja) * 2009-08-24 2011-03-03 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2011181612A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 半導体装置
JP2011243690A (ja) * 2010-05-17 2011-12-01 Elpida Memory Inc 半導体装置の製造方法
KR101749055B1 (ko) * 2010-10-06 2017-06-20 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR101154006B1 (ko) * 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944507A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 使用预着陆塞制造掩埋栅极的方法

Also Published As

Publication number Publication date
KR101658483B1 (ko) 2016-09-22
US9166034B2 (en) 2015-10-20
US20150357230A1 (en) 2015-12-10
US9287160B2 (en) 2016-03-15
KR20140025167A (ko) 2014-03-04
CN103633145A (zh) 2014-03-12
JP2014042028A (ja) 2014-03-06
JP6214965B2 (ja) 2017-10-18
US20140054721A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
US9362225B2 (en) Data storage device and methods of manufacturing the same
CN103633145B (zh) 半导体器件及其制造方法
US9698155B2 (en) Semiconductor devices and methods of fabricating the same
CN105322089B (zh) 磁存储器器件及其制造方法
US9583440B2 (en) Semiconductor devices including metal-silicon-nitride patterns
CN103794716B (zh) 磁存储器件及其制造方法
JP6146992B2 (ja) ３次元半導体装置
US8440531B2 (en) Methods of forming semiconductor memory devices having vertically stacked memory cells therein
US9627609B2 (en) Method of manufacturing a magnetic memory device
KR102192205B1 (ko) 메모리 장치
US8735860B2 (en) Variable resistance memory device and method of fabricating the same
CN103811554A (zh) 半导体器件及其制造方法
CN103972066A (zh) 半导体器件及其制造方法
TW201530756A (zh) 使用空穴來分佈導電圖案化殘留物以製造半導體元件的方法以及使用該方法製造的元件
US9246083B2 (en) Memory devices and methods of fabricating the same
KR20160149101A (ko) 반도체 소자의 제조 방법
US9087871B2 (en) Nonvolatile memory devices and methods of fabricating the same
KR20140011588A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant