KR20140025167A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140025167A
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 이 소자는 2차원적으로 배열된 활성부들을 포함하는 기판, 상기 활성부들을 가로지르되 그 각각은 제 1 및 제 2 소자분리 패턴들을 포함하는 소자분리 패턴들, 상기 활성부들 및 상기 소자분리 패턴들을 가로지르되 그 각각은 게이트 절연막, 게이트 라인 및 게이트 캐핑 패턴을 포함하는 게이트 패턴들, 상기 활성부들 각각의 상부에 형성되는 오믹 패턴들을 포함할 수 있다. 이때, 상기 제 1 소자분리 패턴 및 상기 게이트 절연막은 각각 상기 제 2 소자분리 패턴 및 상기 게이트 캐핑 패턴보다 낮은 상부면들을 갖고, 상기 오믹 패턴은 수평적으로 연장되어 상기 제 1 절연막의 상부 영역 상에 위치하는 부분을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 오믹 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 소자의 집적도를 증가시키는 것과 동시에 반도체 소자의 신뢰성을 개선하는 것이 함께 요구되고 있다.
반도체 소자의 집적도 증가는 이를 구성하는 요소들의 선폭 감소를 통해 구현될 수 있으며, 이러한 선폭 감소는 금속 패턴과 반도체 패턴 사이의 접촉 저항에서의 증가를 가져올 수 있다. 상기 접촉 저항은 금속 패턴과 반도체 패턴 사이에 오믹 패턴을 형성함으로써 감소될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 금속 패턴과 반도체 패턴 사이의 접촉 저항을 줄일 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이웃하는 오믹 패턴들 사이의 쇼트를 예방할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 금속 패턴과 반도체 패턴 사이의 접촉 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이웃하는 오믹 패턴들 사이의 쇼트를 예방할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 소자는 제 1 및 제 2 트렌치들에 의해 한정되는 활성부들을 포함하는 기판, 상기 제 1 트렌치들 내에 배치되어 상기 활성부들을 가로지르는 소자분리 패턴들, 상기 제 2 트렌치들 내에 배치되어 상기 활성부들 및 상기 소자분리 패턴들을 가로지르는 게이트 패턴들, 상기 활성부들 각각의 상부에 형성된 오믹 패턴들, 및 상기 오믹 패턴들에 접속하는 금속 패턴들을 포함할 수 있다. 상기 제 1 및 제 2 트렌치들에 평행한 방향에서 측정되는 폭들에 있어서, 상기 오믹 패턴들 각각은 그것의 아래에 위치하는 상기 활성부들 중의 상응하는 하나보다 큰 부분을 포함한다.
일부 실시예들에 있어서, 상기 소자분리 패턴들 각각은, 상기 제 1 트렌치들 중의 상응하는 하나에 차례로 적층된, 제 1 소자분리 패턴 및 제 2 소자분리 패턴을 포함할 수 있다. 상기 제 1 소자분리 패턴은 상기 제 2 소자분리 패턴보다 낮은 상부면을 가져서 상기 제 2 소자분리 패턴의 상부 측면을 노출시킬 수 있다.
일부 실시예들에 있어서, 상기 오믹 패턴은 상기 제 1 소자분리 패턴의 상부면 또는 상기 제 2 소자분리 패턴의 상기 노출된 상부 측면 중의 적어도 하나에 접촉할 수 있다.
일부 실시예들에 있어서, 상기 게이트 패턴들 각각은 상기 제 2 트렌치의 내벽을 덮는 게이트 절연막, 상기 게이트 절연막이 형성된 상기 제 2 트렌치의 하부 영역을 채우는 게이트 라인, 및 상기 게이트 절연막이 형성된 상기 제 2 트렌치의 상부 영역을 채우는 게이트 캐핑 패턴을 포함할 수 있다. 상기 게이트 절연막은 상기 게이트 캐핑 패턴보다 낮은 상부면을 가져서 상기 게이트 캐핑 패턴의 상부 측면을 노출시킬 수 있다.
일부 실시예들에 있어서, 상기 게이트 절연막들은 상기 기판과 상기 게이트 라인들의 마주보는 표면들 사이의 국소적 영역들 내에 각각 형성되어, 상기 게이트 라인들은 상기 소자분리 패턴들에 접촉할 수 있다.
일부 실시예들에 있어서, 상기 오믹 패턴은 상기 게이트 절연막의 상기 상부면 또는 상기 게이트 캐핑 패턴의 상기 노출된 상부 측면 중의 적어도 하나에 접촉할 수 있다.
일부 실시예들에 있어서, 상기 오믹 패턴의 바닥면은 상기 게이트 절연막의 상기 상부면보다 낮을 수 있다.
일부 실시예들에 있어서, 상기 소자분리 패턴들 각각 및 상기 게이트 패턴들 각각은 실리콘 산화물 및 금속 산화물들 중의 하나로 형성되며 상기 활성부에 접하는 제 1 절연막 및 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성되며 상기 활성부로부터 이격된 제 2 절연막을 포함할 수 있다. 이때, 상기 제 1 절연막들 각각은 상기 제 2 절연막들 중의 상응하는 하나보다 낮은 상부면을 갖고, 상기 오믹 패턴은 수평적으로 연장되어 상기 제 1 절연막의 상부 영역 상에 위치하는 부분을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판을 패터닝하여 라인 패턴들을 정의하는 제 1 트렌치들을 형성하고, 상기 제 1 트렌치들 내에 제 1 및 제 2 소자분리 패턴들을 포함하는 소자분리 패턴들을 형성하고, 상기 라인 패턴들 및 상기 소자분리 패턴들을 패터닝하여 상기 제 1 트렌치들을 가로지르면서 활성부들을 정의하는 제 2 트렌치들을 형성하고, 상기 제 2 트렌치들 내에 게이트 절연막, 게이트 라인 및 게이트 캐핑 패턴을 포함하는 게이트 패턴들을 형성하고, 상기 제 1 소자분리 패턴들 및 상기 게이트 절연막들 중의 적어도 하나를 리세스시킴으로써 상기 활성부들의 상부 측면들을 노출시키고, 상기 활성부들의 노출된 표면을 덮는 금속막을 형성한 후, 상기 금속막과 상기 기판을 반응시킴으로써 상기 활성부들 상에 오믹 패턴들을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제 1 소자분리 패턴들은 실리콘 산화물로 형성하고, 상기 게이트 절연막들은 실리콘 산화물 및 금속 산화물들 중의 하나로 형성하고, 상기 제 2 소자분리 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성하고, 상기 게이트 캐핑 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성할 수 있다.
일부 실시예들에 있어서, 상기 금속막을 형성하기 전에, 상기 활성부들의 상부 영역들을 비정질화시키는 전처리 단계를 더 실시할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 2차원적으로 배열된 활성부들을 포함하는 기판, 상기 활성부들을 가로지르되, 그 각각은 제 1 및 제 2 소자분리 패턴들을 포함하는, 소자분리 패턴들, 상기 활성부들 및 상기 소자분리 패턴들을 가로지르되, 그 각각은 게이트 절연막, 게이트 라인 및 게이트 캐핑 패턴을 포함하는, 게이트 패턴들, 상기 활성부들 각각의 상부에 형성되는 오믹 패턴들을 포함할 수 있다. 이때, 상기 제 1 소자분리 패턴 및 상기 게이트 절연막은 각각 상기 제 2 소자분리 패턴 및 상기 게이트 캐핑 패턴보다 낮은 상부면들을 갖고, 상기 오믹 패턴은 수평적으로 연장되어 상기 제 1 절연막의 상부 영역 상에 위치하는 부분을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제 1 소자분리 패턴들은 실리콘 산화물로 형성되고, 상기 게이트 절연막들은 실리콘 산화물 및 금속 산화물들 중의 하나로 형성되고, 상기 제 2 소자분리 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성되고, 상기 게이트 캐핑 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성될 수 있다.
일부 실시예들에 있어서, 상기 오믹 패턴의 바닥면은 상기 게이트 절연막의 상기 상부면보다 낮을 수 있다.
일부 실시예들에 있어서, 상기 게이트 절연막들은 상기 기판과 상기 게이트 라인들의 마주보는 표면들 사이의 국소적 영역들 내에 각각 형성되어, 상기 게이트 라인들은 상기 소자분리 패턴들에 접촉할 수 있다.
본 발명의 실시예들에 따르면, 활성부들의 상부 측벽을 노출시키는 리세스 영역들이 형성된다. 상기 리세스 영역들은 금속막과 접촉하는 상기 활성부의 표면적 증가를 가져올 수 있다. 이는 활성부 상에 증가된 두께를 갖는 오믹 패턴들을 형성하는 것을 가능하게 한다. 또는, 금속막의 두께가 얇은 경우에도, 상기 오믹 패턴은 유효한 두께로 형성될 수 있다. 이에 따라, 활성부와 그것의 상부에 형성되는 금속 패턴 사이의 접촉 저항은 감소될 수 있다. 이에 더하여, 상기 금속막의 증착 두께를 줄이는 것은 상기 활성부와 상기 금속 패턴 사이의 쇼트를 예방하는 것을 가능하게 할 수 있다.
도 1a 내지 도 10a는 본 발명의 예시적인 실시예에 따른 반도체 소자의 제조 방법을 도시하는 사시도들이다.
도 1b 내지 도 10b는 도 1a 내지 도 10a의 점선들 I-I 및 II-II을 따라 취해진 단면도들이다.
도 1c 내지 도 10c는 도 1a 내지 도 10a의 점선들 III-III 및 IV-IV을 따라 취해진 단면도들이다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 소자를 도시하는 사시도이다.
도 12은 본 발명의 예시적인 실시예에 따른 반도체 소자의 일 측면을 도시하는 사시도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 17은 본 발명의 변형된 실시예에 따른 반도체 소자의 일 측면을 설명하기 위한 사시도이다.
도 18은 본 발명의 변형된 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 설명하기 위한 블록도이다.
도 20는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 설명하기 위한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플 되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 10a는 본 발명의 예시적인 실시예에 따른 반도체 소자의 제조 방법을 도시하는 사시도들이다. 도 1b 내지 도 10b는 도 1a 내지 도 10a의 점선들 I-I 및 II-II을 따라 취해진 단면도들이고, 도 1c 내지 도 10c는 도 1a 내지 도 10a의 점선들 III-III 및 IV-IV을 따라 취해진 단면도들이다.
도 1a 내지 도 1c를 참조하면, 기판(100)을 패터닝하여 제 1 트렌치들(101)을 형성한 후, 상기 제 1 트렌치들(101)을 채우는 소자분리 패턴들(110)을 형성한다.
상기 기판(100)은 반도체 물질로 형성될 수 있다. 예를 들면, 상기 기판(100)은 실리콘 웨이퍼이거나 적어도 하나의 실리콘 층을 포함하는 다층 구조체일 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 불순물들로 도핑된 웰 영역을 포함할 수 있다.
상기 제 1 트렌치들(101)은 서로 평행하게 형성될 수 있다. 상기 제 1 트렌치들(101)을 형성하는 단계는 상기 기판(100) 상에 서로 평행한 제 1 마스크 패턴들(미도시)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 단계를 포함할 수 있다. 상기 제 1 트렌치들(101)의 형성에 의해, 상기 기판(100)은 상기 제 1 트렌치들(101)에 의해 정의되는 측벽들을 갖는 라인 패턴들(LP)을 가질 수 있다. 일부 실시예들에서, 상기 제 1 트렌치들(101)은 적어도 10 이상의 종횡비(즉, 깊이/폭)를 갖도록 형성될 수 있다. 상기 제 1 마스크 패턴들은 상기 제 1 트렌치들(101)의 형성 또는 상기 소자분리 패턴들(110)의 형성 이후에 제거될 수 있다.
상기 소자분리 패턴들(110)을 형성하는 단계는 상기 제 1 트렌치들(101)을 채우는 소자분리막을 형성한 후, 상기 소자분리막을 상기 제 1 트렌치들(101) 내부로 국소화시키는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 상기 소자분리막은 상기 제 1 트렌치들(101)이 형성된 결과물을 콘포말하게 덮는 제 1 소자분리막 및 상기 제 1 소자분리막이 형성된 상기 제 1 트렌치들(101)을 채우는 제 2 소자분리막을 포함할 수 있다. 이 경우, 상기 소자분리 패턴들(110) 각각은 제 1 소자분리 패턴(111) 및 제 2 소자분리 패턴(112)을 포함할 수 있다.
일부 실시예들에서, 상기 제 1 소자분리막 또는 상기 제 1 소자분리 패턴들(111)은 상기 제 1 트렌치들(101)의 내면들을 열산화시킴으로 형성될 수 있다. 예를 들면, 상기 제 1 소자분리 패턴들(111)은 실리콘 산화물로 형성될 수 있다. 다른 실시예들에서, 상기 제 1 소자분리 패턴들(111)은 화학적 기상 증착 또는 원자층 증착 기술을 이용하여 형성되는 실리콘 산화막 또는 금속 산화막들 중의 적어도 하나일 수 있다.
상기 제 2 소자분리막 또는 상기 제 2 소자분리 패턴들(112)은 상기 제 1 소자분리막에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나일 수 있다. 예를 들면, 상기 제 1 소자분리 패턴들(111)이 실리콘 산화막으로 형성되는 경우, 상기 제 2 소자분리 패턴들(112)은 실리콘 질화막 또는 실리콘 산화질화막 중의 하나일 수 있다. 상기 제 2 소자분리막은 우수한 단차 도포성을 갖는 증착 기술들 중의 어느 하나를 이용하여 형성될 수 있다. 예를 들면, 상기 제 1 소자분리막이 형성된 상기 제 1 트렌치들(101)은 상기 제 2 소자분리막에 의해 실질적으로 완전하게 채워질 수 있다.
일부 실시예들에서, 심(seam)이 상기 제 2 소자분리 패턴들(112) 각각의 내부에 형성될 수 있다. 또한, 상기 제 1 소자분리막은 상기 제 2 소자분리막보다 두꺼운 증착 두께를 갖도록 형성될 수 있으며, 이 경우, 상기 제 1 소자분리 패턴(111)의 수평 두께는 상기 제 2 소자분리 패턴(112)의 그것보다 클 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 라인 패턴들(LP) 및 상기 소자분리 패턴들(110)을 패터닝하여, 제 2 트렌치들(102)을 형성한다. 상기 제 2 트렌치들(102)은 상기 소자분리 패턴들(110)을 가로지르도록 형성될 수 있다. 즉, 상기 제 1 트렌치들(101) 및 상기 제 2 트렌치들(102)은 서로 교차하도록 형성될 수 있으며, 이에 따라, 상기 기판(100)은 상기 제 1 및 제 2 트렌치들(101, 102)에 의해 한정되는 활성부들(AP)을 가질 수 있다.
상기 활성부들(AP) 각각에 있어서, 마주보는 한 쌍의 측면들은 상기 제 1 트렌치들(101)에 의해 한정되고, 마주보는 다른 한 쌍의 측면들은 상기 제 2 트렌치들(102)에 의해 한정될 수 있다.
상기 제 2 트렌치들(102)은 상기 제 1 트렌치들(101)보다 얕은 깊이를 갖도록 형성될 수 있다. 이에 따라, 상기 소자분리 패턴(110)의 일부분이 상기 제 1 및 제 2 트렌치들(101, 102)의 바닥면들 사이에 잔존할 수 있다.
상기 제 2 트렌치들(102)을 형성하는 단계는 상기 소자분리 패턴들(110)을 가로지르도록 제 2 마스크 패턴들(미도시)을 형성한 후, 이를 식각 마스크로 사용하여 상기 라인 패턴들(LP) 및 상기 소자분리 패턴들(110)을 이방성 식각하는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제 2 트렌치들(102)을 형성하는 동안, 상기 소자분리 패턴(110) 및 상기 라인 패턴(LP)은 서로 다른 식각 속도로 식각될 수 있다. 이 경우, 상기 소자분리 패턴(110) 상에서의 상기 제 2 트렌치(102)의 바닥면은 상기 라인 패턴(LP) 상에서의 그것과 다른 높이에 형성될 수 있다. 상기 제 2 마스크 패턴들은 상기 제 2 트렌치들(102)의 형성 이후 또는 도 3a를 참조하여 설명될 게이트 패턴들의 형성 이후에 제거될 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 제 2 트렌치들(102)을 채우는 게이트 패턴들(120)을 형성한다. 상기 게이트 패턴들(120) 각각은 게이트 절연막(121), 게이트 라인(122) 및 게이트 캐핑 패턴(123)을 포함할 수 있다. 상기 게이트 절연막(121)은 상기 제 2 트렌치(102)를 콘포말하게 덮도록 형성되고, 상기 게이트 라인(122) 및 상기 게이트 캐핑 패턴(123)은 상기 게이트 절연막(121)이 형성된 상기 제 2 트렌치(102)를 차례로 채울 수 있다.
상기 게이트 절연막(121)은 실리콘 산화물 또는 금속 산화물들(예를 들면, 하프늄 산화물 및 알루미늄 산화물) 중의 하나로 형성될 수 있고, 상기 게이트 캐핑 패턴(123)은 상기 게이트 절연막(121)에 대해 식각 선택성을 갖는 절연성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(121)이 산화물로 형성될 경우, 상기 게이트 캐핑 패턴(123)은 질화물들 중의 하나(예를 들면, 실리콘 질화물 또는 실리콘 산화질화물)로 형성될 수 있다. 상기 게이트 라인들(122)은 도핑된 반도체 물질(예를 들면, 도핑된 실리콘), 금속 물질들(예를 들면, 텅스텐, 알루미늄, 티타늄 및 탄탈륨), 도전성 금속 질화물들(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및 텅스텐 질화물) 및 금속-반도체 화합물들(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다
도시된 것처럼, 상기 게이트 절연막(121)은 상기 제 2 트렌치(102)의 내부 표면 전체를 덮도록 형성될 수 있다. 이 경우, 상기 게이트 라인(122) 및 상기 게이트 캐핑 패턴(123)은 상기 게이트 절연막(121)에 의해 상기 활성부들(AP) 및 상기 소자분리 패턴들(110)로부터 공간적으로 및 전기적으로 분리될 수 있다.
도 4a 내지 도 4c를 참조하면, 식각 공정을 실시하여 상기 활성부들(AP)의 상부면들 및 상부 측벽들을 노출시키는 리세스 영역들(RR)을 형성한다. 예를 들면, 상기 리세스 영역들(RR)을 형성하는 단계는 상기 게이트 절연막들(121) 및 상기 제 1 소자분리 패턴들(111)의 상부면들을 리세스시키도록 실시될 수 있다. 상기 리세스 영역들(RR) 각각의 바닥은 그것에 인접하는 상기 게이트 라인들(122) 중의 어느 하나의 상부면보다 높은 위치에 형성될 수 있다.
상술한 실시예들 중의 일부에 따르면, 상기 게이트 절연막들(121) 및 상기 제 1 소자분리 패턴들(111)은 산화물로 형성되고, 상기 게이트 캐핑 패턴들(123) 및 상기 제 2 소자분리 패턴들(112)은 질화물로 형성될 수 있다. 이 경우, 상기 리세스 영역들(RR)을 형성하는 단계는 상기 게이트 캐핑 패턴들(123) 및 상기 제 2 소자분리 패턴들(112)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 게이트 절연막들(121) 및 상기 제 1 소자분리 패턴들(111)을 선택적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 불산을 포함하는 습식 식각 공정이 상기 게이트 절연막들(121) 및 상기 제 1 소자분리 패턴들(111)의 상부면들을 선택적으로 리세스시키기 위해 사용될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 리세스 영역들(RR)이 형성된 결과물 상에, 금속막(130)을 형성한다. 상기 금속막(130)은, 상기 활성부들(AP)을 구성하는 물질과 반응하여 전기적으로 오믹한 특성을 나타내는 막을 형성할 수 있는, 금속성 물질로 형성될 수 있다. 예를 들면, 상기 기판(100)이 실리콘으로 형성되는 경우, 상기 금속막(130)은 코발트, 니켈 및 티타늄 중의 하나로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 리세스 영역들(RR)의 존재에 의해, 상기 금속막(130)은 상기 활성부들(AP) 각각의 상부면 뿐만이 아니라 상부 측벽들을 덮도록 형성될 수 있다. 즉, 상기 금속막(130)과 접하는 상기 활성부(AP)의 표면적은 상기 리세스 영역(RR)이 없는 경우에 비해 증가될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 금속막(130)을 형성하기 전에, 상기 활성부들(AP)의 상부 영역들에 대한 이온 주입 공정이 더 실시될 수 있다. 상기 이온 주입 공정에 의해, 상기 활성부들(AP)의 상부 영역들은 상기 기판(100) 또는 상기 웰 영역과 다른 도전형을 갖도록 도핑될 수 있다. 상기 도핑된 영역들은 트랜지스터의 소오스 전극들 또는 드레인 전극들로 사용될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 금속막(130)을 형성하기 전에, 상기 활성부들(AP)의 상부 영역들에 대한 전처리 단계가 더 실시될 수 있다. 상기 전처리 단계는 상기 금속막(130)과 상기 활성부들(AP) 사이의 반응을 촉진시키도록 실시될 수 있다. 예를 들면, 상기 활성부들(AP)은 상기 제 1 및 제 2 트렌치들(101, 102)에 의해 한정된 상기 기판(100)의 일부분들이기 때문에, 상기 기판(100)과 동일한 물질 및 동일한 결정 구조를 가질 수 있다. 다시 말해, 상기 기판(100)이 실리콘 웨이퍼인 경우, 상기 활성부들(AP)은 단결정 실리콘일 수 있다. 상기 전처리 단계는 상기 활성부들(AP)의 결정 구조를 비정질화시키도록 실시될 수 있다. 예를 들면, 상기 전처리 단계는 상기 활성부들(AP)의 상부 영역들에 이온들을 주입하는 단계를 포함할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 6a 내지 도 6c를 참조하면, 상기 활성부들(AP) 상에 오믹 패턴들(135)을 형성한다. 상기 오믹 패턴들(135)은 상기 금속막(130)과 상기 활성부들(AP)의 노출된 부분들 사이의 반응의 결과로서 형성될 수 있다. 예를 들면, 상기 활성부들(AP)이 실리콘으로 형성되는 경우, 상기 오믹 패턴들(135)은 실리사이드 형성 기술들(silicidation techniques) 중의 어느 하나를 이용하여 형성될 수 있다. 다시 말해, 상기 오믹 패턴들(135)은, 예를 들면, 코발트 실리사이드, 니켈 실리사이드 및 티타늄 실리사이드 중의 하나로 형성될 수 있다.
상기 오믹 패턴들(135)을 형성하는 단계는 상기 금속막(130)이 형성된 결과물을 열처리하는 단계 및 상기 활성부들(AP)과 반응하지 않은 상기 금속막(130)의 일부를 제거하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 열처리 단계는 급속 열처리 방식으로 실시될 수 있다. 또한, 상기 금속막(130)을 형성하는 단계 및 상기 열처리 단계는 인시츄 방식으로 수행될 수 있다. 상기 미반응 금속막을 제거하는 단계는 상기 오믹 패턴들(135), 상기 게이트 캐핑 패턴들(123) 및 상기 제 2 소자분리 패턴들(112)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 오믹 패턴들(135)을 연결하는 소오스 라인들(150)을 형성한다. 상기 소오스 라인들(150) 각각은 전이 금속막 및/또는 전이 금속의 질화막을 포함하는 다층막 구조로 제공될 수 있다.
상기 소오스 라인들(150)은 상기 소자분리 패턴들(110)을 가로지르도록 형성될 수 있다. 상기 소오스 라인들(150)은 인접하는 한 쌍의 소오스 라인들(150) 사이에 세 개의 상기 제 2 트렌치들(102)이 개재되도록 형성될 수 있다. 즉, 상기 소오스 라인들(150)에 연결되지 않는, 상기 활성부들(AP)의 두 열이 상기 인접하는 한 쌍의 소오스 라인들(150) 사이에 위치할 수 있으며, 이들은 트랜지스터들의 소오스 전극들로 사용될 수 있다.
일부 실시예들에 따르면, 상기 소오스 라인들(150)은 다마신 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 소오스 라인들(150)을 형성하는 단계는 상기 오믹 패턴들(135)이 형성된 결과물 상에 제 1 층간절연막(140)을 형성하고, 상기 제 1 층간절연막(140)을 패터닝하여 소오스 트렌치들을 형성한 후, 상기 소오스 트렌치들을 채우는 금속막을 형성하는 단계를 포함할 수 있다. 상기 소오스 트렌치들 각각은 상기 소자분리 패턴들(110)을 가로지르면서 상기 오믹 패턴들(135) 중의 복수의 것들을 노출시키도록 형성될 수 있다. 이에 따라, 상기 소오스 라인들(150) 각각은 상기 오믹 패턴들(135) 중의 복수의 것들에 공통으로 연결될 수 있다.
다른 실시예들에 따르면, 상기 소오스 라인들(150)은 패터닝 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 소오스 라인들(150)을 형성하는 단계는 상기 오믹 패턴들(135)이 형성된 결과물 상에 도전막을 형성하고, 이를 패터닝하여 상기 소오스 라인들(150)을 형성한 후, 그 결과물 상에 제 1 층간절연막(140)을 형성하는 단계를 포함할 수 있다. 이 경우, 도시된 것과 달리, 상기 소오스 라인들(150)은 상기 소자분리 패턴들(110)의 상부면들에 직접 접촉하도록 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 오믹 패턴들(135)에 접속하는 콘택 플러그들(170)을 형성한다. 상기 콘택 플러그들(170)을 형성하는 단계는 상기 소오스 라인들(150)이 형성된 결과물을 덮는 제 2 층간절연막(160)을 형성하고, 상기 제 2 및 제 1 층간절연막들(160, 140)을 관통하는 콘택 홀들을 형성한 후, 상기 콘택 홀들을 도전막으로 채우는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 콘택 플러그들(170)은 상기 소오스 라인들(150)에 연결되지 않은 상기 오믹 패턴들(135)에 연결될 수 있다. 예를 들면, 상기 콘택 플러그들(170)은 상기 트랜지스터들의 드레인 전극들로 기능하는 상기 오믹 패턴들(135)에 연결될 수 있다. 또한, 상기 콘택 플러그들(170) 각각은 전이 금속막 및/또는 전이 금속의 질화막을 포함하는 다층막 구조로 제공될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 콘택 플러그들(170)에 접속하는 메모리 요소들(ME)을 형성한다.
일부 실시예들에 따르면, 상기 메모리 요소들(ME)은 다마신 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 메모리 요소들(ME)을 형성하는 단계는 상기 콘택 플러그들(170)이 형성된 결과물을 덮는 제 3 층간절연막(180)을 형성하고, 상기 제 3 층간절연막(180)을 패터닝하여 상기 콘택 플러그들(170)을 각각 노출시키는 개구부들을 형성한 후, 상기 개구부들을 메모리 막으로 채우는 단계를 포함할 수 있다.
다른 실시예들에 따르면, 상기 메모리 요소들(ME)은 패터닝 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 메모리 요소들(ME)을 형성하는 단계는 상기 콘택 플러그들(170)이 형성된 결과물 상에 메모리 막을 형성한 후, 이를 패터닝하여 상기 콘택 플러그들(170) 상에 각각 배치되는 상기 메모리 요소들(ME)을 형성하는 단계를 포함할 수 있다. 이후, 상기 메모리 요소들(ME)은 제 3 층간절연막(180)에 의해 덮일 수 있다.
상기 메모리 요소들(ME)은 가변저항 특성을 제공하는 물질 또는 막 구조를 포함할 수 있다. 본 발명의 실시예들에 따른 상기 메모리 요소들(ME)의 예들은 아래에서 도 13 내지 도 16을 참조하여 보다 상세하게 설명될 것이다.
도 10a 내지 도 10c를 참조하면, 상기 메모리 요소들(ME)을 연결하는 비트 라인들(195)을 형성한다. 상기 비트 라인들(195) 각각은 상기 게이트 패턴들(120)을 가로지르면서 그것의 아래에 위치하는 상기 메모리 요소들(ME) 중의 복수의 것들을 전기적으로 연결할 수 있다.
일부 실시예들에서, 상기 비트 라인들(195)은 상부 플러그들(190)을 통해 상기 메모리 요소들(ME)에 연결될 수 있다. 예를 들면, 상기 비트 라인들(195)을 형성하기 전에, 상기 메모리 요소들(ME)이 형성된 결과물을 덮는 제 4 층간절연막(185)을 형성하고, 상기 제 4 층간절연막(185)을 패터닝하여 상기 메모리 요소들(ME) 각각의 상부면을 노출시키는 상부 콘택홀들을 형성한 후, 상기 상부 콘택홀들을 채우는 상기 상부 플러그들(190)을 형성할 수 있다. 상기 메모리 요소들(ME)이 패터닝 공정을 통해 형성될 경우, 상기 제 4 층간절연막(185)을 형성하는 단계는 생략될 수 있으며, 상기 상부 플러그들(190)은 상기 제 3 층간절연막(180)을 관통하도록 형성될 수 있다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 소자를 도시하는 사시도이다. 도 12은 본 발명의 예시적인 실시예에 따른 반도체 소자의 일 측면을 도시하는 사시도이다.
도 11 및 도 12는 도 1a 내지 도 10a를 참조하여 설명된 제조 방법에 의해 제조된 반도체 소자를 도시하는 것일 수 있으며, 도면에서의 복잡성을 피하고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 일부 구성 요소들(예를 들면, 층간 절연막들)은 도면에서 생략될 것이다. 또한, 중복되는 설명을 피하기 위해, 도 1a 내지 도 10a를 참조하여 설명된 기술적 특징들의 일부에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 2차원적으로 배열된 활성부들(AP)을 갖는 기판(100)이 제공된다. 상기 활성부들(AP)은 서로 교차하는 제 1 트렌치들(101) 및 제 2 트렌치들(102)에 의해 정의될 수 있다. 상기 제 1 트렌치들(101)은 상기 제 2 트렌치들(102)보다 큰 깊이를 갖도록 형성될 수 있다.
소자분리 패턴들(110)이 상기 제 1 트렌치들(101)에 배치된다. 상기 소자분리 패턴들(110) 각각은 상기 제 1 트렌치(101)의 내벽을 콘포말하게 덮는 제 1 소자분리 패턴(111) 및 상기 제 1 소자분리 패턴(111)이 형성된 상기 제 1 트렌치(101)를 채우는 제 2 소자분리 패턴(112)을 포함할 수 있다. 일부 실시예들에서, 상기 제 1 소자분리 패턴(111)은 산화물(예를 들면, 실리콘 산화물 또는 금속 산화물)일 수 있고, 상기 제 2 소자분리 패턴(112)은 질화물(예를 들면, 실리콘 질화물 또는 실리콘 산화질화물)일 수 있다. 상기 제 1 소자분리 패턴(111)은 상기 제 2 소자분리 패턴(112)보다 낮은 상부면을 가질 수 있다. 즉, 상기 제 2 소자분리 패턴(112)은 상기 제 1 소자분리 패턴(111)에 의해 덮이지 않은 상부 측벽을 가질 수 있다.
게이트 패턴들(120)이 상기 제 2 트렌치들(102)에 배치될 수 있다. 상기 게이트 패턴들(120)은 상기 제 2 트렌치들(102)과 교차하는 상기 제 1 트렌치들(101)을 지나도록 형성될 수 있다. 상기 게이트 패턴들(120) 각각은 게이트 절연막(121), 게이트 라인(122) 및 게이트 캐핑 패턴(123)을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 절연막(121)은 산화물(예를 들면, 실리콘 산화물 또는 금속 산화물)일 수 있고, 상기 게이트 캐핑 패턴(123)은 질화물(예를 들면, 실리콘 질화물 또는 실리콘 산화질화물)일 수 있다. 상기 게이트 절연막(121)은 상기 게이트 캐핑 패턴(123)보다 낮은 상부면을 가질 수 있다. 즉, 상기 게이트 캐핑 패턴(123)은 상기 게이트 절연막(121)에 의해 덮이지 않은 상부 측벽을 가질 수 있다.
상기 활성부들(AP) 상에는 오믹 패턴들(135)이 배치되고, 상기 오믹 패턴들(135)의 아래에는 트랜지스터들의 소오스 및 드레인 전극들로 사용되는 불순물 영역들(미도시)이 더 형성될 수 있다. 상기 게이트 라인들(122)의 일부는 상기 상기 트랜지스터들의 채널 전위를 제어하는 게이트 전극으로 사용될 수 있고, 다른 일부는 상기 트랜지스터들을 전기적으로 분리시키는 분리 전극(isolation electrode)으로 사용될 수 있다.
상기 오믹 패턴들(135) 각각은 그것의 아래에 위치하는 상기 활성부(AP)보다 큰 폭을 갖는 부분을 포함할 수 있다. 예를 들면, 상기 제 1 및 제 2 트렌치들(101, 102)에 평행한 방향에서 측정되는 폭들에 있어서, 상기 오믹 패턴들(135) 각각은 그것의 아래에 위치하는 상기 활성부들(AP) 중의 상응하는 하나보다 큰 부분을 포함할 수 있다. 일부 실시예들에서, 상기 오믹 패턴들(135) 각각은 상기 활성부(AP)의 상부로부터 수평적으로 확장되어 그것에 인접하는 상기 제 2 소자분리 패턴(112) 및 상기 게이트 캐핑 패턴(123)의 상부 측벽들을 덮을 수 있다. 이에 더하여, 상기 오믹 패턴들(135) 각각은 그것에 인접하는 상기 제 1 소자분리 패턴(111) 및 상기 게이트 절연막(121)의 상부면들을 덮을 수 있다. 상기 오믹 패턴들(135)의 이러한 수평적 확장은 도 4a 내지 도 4c를 참조하여 설명된 리세스 공정의 결과일 수 있다.
상기 오믹 패턴들(135) 각각은 그것에 인접하는 상기 제 1 소자분리 패턴(111) 및/또는 상기 게이트 절연막(121)의 상부면(들)보다 낮은 바닥면을 가질 수 있다. 일부 실시예들에 따르면, 상기 오믹 패턴(135)의 바닥면은 상기 게이트 라인(122)의 상부면보다 높은 위치에 형성될 수 있다.
상기 오믹 패턴들(135)은 소오스 라인들(150) 또는 콘택 플러그들(170)에 전기적으로 연결될 수 있다. 예를 들면, 상기 소오스 라인들(150) 각각은 상기 소자분리 패턴들(110)을 가로지르면서 상기 오믹 패턴들(135) 중의 복수의 것들을 전기적으로 연결할 수 있고, 상기 콘택 플러그들(170) 각각은, 상기 소오스 라인들(150)에 연결되지 않은, 상기 오믹 패턴들(135) 중의 상응하는 하나에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 두 개의 열들을 구성하는 상기 콘택 플러그들(170)이 한 쌍의 소오스 라인들(150) 사이에 배치될 수 있다.
메모리 요소들(ME)이 상기 콘택 플러그들(170) 상에 배치될 수 있다. 상기 메모리 요소들(ME) 각각은 그것의 아래에 위치하는 상기 콘택 플러그들(170) 중의 상응하는 하나에 전기적으로 연결될 수 있다. 상기 메모리 요소들(ME) 상에는, 상기 게이트 패턴들(120)을 가로지르는 비트 라인들(195)이 배치될 수 있다. 상기 메모리 요소들(ME) 각각은 상부 플러그들(190)을 통해 상기 비트 라인들(195) 중의 하나에 전기적으로 연결될 수 있다.
도 13 내지 도 16를 참조하여, 본 발명의 실시예들에 따른 메모리 요소들이 예시적으로 설명될 것이지만, 본 발명의 기술적 사상이 여기에서 예시된 것에 한정되는 것은 아니다.
도 13은 본 발명의 일 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 13을 참조하면, 메모리 요소(ME)는 기준 패턴(220), 자유 패턴(240), 및 상기 기준 패턴(220) 및 자유 패턴(240) 사이에 배치된 터널 배리어 패턴(230, tunnel barrier pattern)을 포함할 수 있다. 상기 기준 패턴(220)은 일 방향으로 고정된 자화방향(FM)을 갖고, 상기 자유 패턴(240)은 상기 기준 패턴(220)의 자화방향(FM)에 평행 또는 반 평행하도록 변경 가능한 자화방향(CM)을 갖는다. 상기 기준 패턴(220) 및 자유 패턴(240)의 자화방향들(FM, CM)은 상기 자유 패턴(240)과 접촉되는 상기 터널 배리어 패턴(230)의 일면에 평행할 수 있다. 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
상기 자유 패턴(240)의 자화방향(CM)이 상기 기준 패턴(220)의 자화방향(FM)과 평행한 경우에, 상기 메모리 요소(ME)는 제 1 저항 값을 가질 수 있다. 상기 자유 패턴(240)의 자화방향(CM)이 상기 기준 패턴(220)의 자화방향(FM)에 반 평행한 경우에, 상기 메모리 요소(ME)는 상기 제 1 저항 값 보다 큰 제 2 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 상기 메모리 요소(DSP)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(240)의 자화방향(CM)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(220) 및 자유 패턴(240)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴(220)은 상기 기준 패턴(220) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(230)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 메모리 요소(ME)는 하부 전극(210) 및 상부 전극(250)을 더 포함할 수 있다. 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)은 상기 하부 전극(210) 및 상부 전극(250) 사이에 배치될 수 있다. 도시된 바와 같이, 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)이 상기 하부 전극(210) 상에 차례로 배치될 수 있으며, 상기 상부 전극(250)이 상기 자유 패턴(240) 상에 배치될 수 있다. 이와는 달리, 상기 자유 패턴(240), 상기 터널 배리어 패턴(230), 및 상기 기준 패턴(220)이 상기 하부 전극(210) 상에 차례로 적층될 수 있다. 이 경우에, 상기 상부 전극(250)은 상기 기준 패턴(220) 상에 배치될 수 있다. 상기 하부 전극(210) 및 상부 전극(250)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 14를 참조하면, 본 예에 따른 메모리 요소(ME)는 기준 수직 패턴(320), 자유 수직 패턴(340), 및 상기 기준 수직 패턴(320)과 자유 수직 패턴(340) 사이에 개재된 터널 배리어 패턴(330)을 포함할 수 있다. 상기 기준 수직 패턴(320)은 일 방향으로 고정된 자화방향(FMV)을 가질 수 있으며, 상기 자유 수직 패턴(340)은 상기 기준 수직 패턴(320)의 자화방향(FMV)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화방향(CMV)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(320, 340)의 자화방향들(FMV, CMV)은 상기 자유 수직 패턴(340)과 접촉된 상기 터널 배리어 패턴(330)의 일면에 수직(perpendicular)할 수 있다.
상기 기준 및 자유 수직 패턴들(320, 340)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 상기 수직 자성 구조체는, 예를 들면, (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 수직 패턴(320)은 상기 자유 수직 패턴(340)에 비하여 두꺼울 수 있으며, 및/또는 상기 기준 수직 패턴(320)의 보자력이 상기 자유 수직 패턴(340)의 보자력보다 클 수 있다.
상기 터널 배리어 패턴(330)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 상기 메모리 요소(ME)는 하부 전극(310) 및 상부 전극(350)을 더 포함할 수 있다. 도시된 바와 같이, 상기 기준 수직 패턴(320), 터널 배리어 패턴(330) 및 자유 수직 패턴(340)이 상기 하부 전극(310) 상에 차례로 적층될 수 있으며, 상기 상부 전극(350)이 상기 자유 수직 패턴(340) 상에 배치될 수 있다. 이와는 달리, 상기 자유 수직 패턴(340), 터널 배리어 패턴(330) 및 기준 수직 패턴(320)이 상기 하부 전극(310) 상에 차례로 적층될 수 있으며, 상기 상부 전극(350)이 상기 기준 수직 패턴(320) 상에 배치될 수 있다. 상기 하부 및 상부 전극들(310, 350)은 도전성 금속 질화물로 형성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 15를 참조하면, 본 예에 따른 메모리 요소(ME)는 차례로 적층된 상변화 물질 패턴(410) 및 캐핑 전극(420)을 포함할 수 있다. 상기 상변화 물질 패턴(410)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상기 상변화 물질 패턴(410)은 비정질 상태의 상기 상변화 물질 패턴(410)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 상기 메모리 요소(ME)는 논리 데이터를 저장할 수 있다. 일 실시예에 따르면, 상기 상변화 물질 패턴(410)과 접촉된 상기 콘택 플러그(170)는 히터 전극으로 사용될 수 있다. 이 경우에, 상기 콘택 플러그(170)에 인접한 상기 상변화 물질 패턴(410)의 일부분 프로그램 영역에 해당할 수 있다. 상기 프로그램 영역이 결정 상태 또는 비정질 상태로 변환될 수 있다.
상기 상변화 물질 패턴(410)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 상기 상변화 물질 패턴(410)은, 예를 들면, Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb, 및 도핑된 Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 도핑된 Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(420)은 도전성 금속 질화물로 형성될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 요소를 도시하는 단면도이다.
도 16을 참조하면, 본 예에 따른 메모리 요소(ME)는 하부 전극(510), 상부 전극(530), 및 상기 하부 및 상부 전극들(510, 530) 사이에 개재된 전이금속 산화물 패턴(520)을 포함할 수 있다. 적어도 하나의 전기적 통로(EP)가 프로그램 동작에 의하여 상기 전이금속 산화물 패턴(520) 내에서 생성되거나 소멸될 수 있다. 상기 전기적 통로(EP)의 양 단들은 상기 하부 및 상부 전극들(510, 530)에 각각 연결될 수 있다. 상기 전기적 통로(EP)가 생성된 경우에 상기 메모리 요소(ME)는 낮은 저항 값을 가질 수 있으며, 상기 전기적 통로(EP)가 소멸된 경우에 상기 메모리 요소(ME)는 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(EP)에 의한 저항 값 차이를 이용하여 상기 메모리 요소(ME)는 논리 데이터를 저장할 수 있다. 상기 전기적 통로(EP)는 프로그램 동작에 의하여 생성되거나 소멸될 수 있다.
상기 전이금속 산화물 패턴(520)은, 예를 들면, 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 하부 및 상부 전극들(510, 530)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(예를 들면, 티타늄, 탄탈륨 등), 및 희토류 금속(예를 들면, 루테늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
도 17은 본 발명의 변형된 실시예에 따른 반도체 소자의 일 측면을 설명하기 위한 사시도이다.
도 3a 내지 도 3c를 참조하여 설명된 상기 게이트 패턴들(120)을 형성하는 단계에서, 상기 게이트 절연막(121)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이 경우, 상기 게이트 절연막(121)은, 도 17에 도시된 것처럼, 상기 제 2 트렌치들(102)에 의해 노출되는 상기 활성부들(AP)의 표면들에 국소적으로 형성될 수 있으며, 상기 게이트 라인들(122) 및 상기 게이트 캐핑 패턴들(123)은 상기 소자분리 패턴(110)에 직접 접촉하도록 형성될 수 있다. 또는, 상기 게이트 절연막(121)의 두께는 상기 활성부들(AP)의 표면에서와 상기 소자분리 패턴들(110)의 표면에서 서로 다를 수 있다.
도 18은 본 발명의 변형된 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이다.
도 6a 내지 도 6c를 참조하여 설명된 상기 오믹 패턴들(135)을 형성하는 단계에서, 상기 오믹 패턴들(135) 각각은, 도 18에 도시된 것처럼, 그것의 아래에 위치하는 상기 활성부(AP)보다 큰 폭을 갖되 상기 제 2 소자분리 패턴(112) 및 상기 게이트 캐핑 패턴(123)으로부터 이격된 부분을 포함할 수 있다. 예를 들면, 상기 오믹 패턴들(135) 각각은 상기 활성부(AP)의 상부로부터 수평적으로 확장될 수 있다. 상기 오믹 패턴들(135)의 이러한 수평적 확장은 도 4a 내지 도 4c를 참조하여 설명된 리세스 공정의 결과일 수 있다.
상술한 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 상기 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 19는 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(예를 들면, 디램 소자 또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 상기 인터페이스(1140)는, 예를 들면, 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(예를 들면, 에스램 소자 또는 디램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (10)

  1. 제 1 및 제 2 트렌치들에 의해 한정되는, 활성부들을 포함하는 기판;
    상기 제 1 트렌치들 내에 배치되어 상기 활성부들을 가로지르는 소자분리 패턴들;
    상기 제 2 트렌치들 내에 배치되어 상기 활성부들 및 상기 소자분리 패턴들을 가로지르는 게이트 패턴들;
    상기 활성부들 각각의 상부에 형성된 오믹 패턴들; 및
    상기 오믹 패턴들에 접속하는 금속 패턴들을 포함하되,
    상기 제 1 및 제 2 트렌치들에 평행한 방향에서 측정되는 폭들에 있어서, 상기 오믹 패턴들 각각은 그것의 아래에 위치하는 상기 활성부들 중의 상응하는 하나보다 큰 부분을 포함하는 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 소자분리 패턴들 각각은, 상기 제 1 트렌치들 중의 상응하는 하나에 차례로 적층된, 제 1 소자분리 패턴 및 제 2 소자분리 패턴을 포함하되,
    상기 제 1 소자분리 패턴은 상기 제 2 소자분리 패턴보다 낮은 상부면을 가져서, 상기 제 2 소자분리 패턴의 상부 측면을 노출시키는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 오믹 패턴은 상기 제 1 소자분리 패턴의 상부면 또는 상기 제 2 소자분리 패턴의 상기 노출된 상부 측면 중의 적어도 하나에 접촉하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 게이트 패턴들 각각은
    상기 제 2 트렌치의 내벽을 덮는 게이트 절연막;
    상기 게이트 절연막이 형성된 상기 제 2 트렌치의 하부 영역을 채우는 게이트 라인; 및
    상기 게이트 절연막이 형성된 상기 제 2 트렌치의 상부 영역을 채우는 게이트 캐핑 패턴을 포함하되,
    상기 게이트 절연막은 상기 게이트 캐핑 패턴보다 낮은 상부면을 가져서 상기 게이트 캐핑 패턴의 상부 측면을 노출시키는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 게이트 절연막들은 상기 기판과 상기 게이트 라인들의 마주보는 표면들 사이의 국소적 영역들 내에 각각 형성되어, 상기 게이트 라인들은 상기 소자분리 패턴들에 접촉하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 오믹 패턴은 상기 게이트 절연막의 상기 상부면 또는 상기 게이트 캐핑 패턴의 상기 노출된 상부 측면 중의 적어도 하나에 접촉하는 반도체 소자.
  7. 청구항 4에 있어서,
    상기 오믹 패턴의 바닥면은 상기 게이트 절연막의 상기 상부면보다 낮은 반도체 소자.
  8. 청구항 1에 있어서,
    상기 소자분리 패턴들 각각 및 상기 게이트 패턴들 각각은
    실리콘 산화물 및 금속 산화물들 중의 하나로 형성되며 상기 활성부에 접하는 제 1 절연막; 및
    실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성되며 상기 활성부로부터 이격된 제 2 절연막을 포함하되,
    상기 제 1 절연막들 각각은 상기 제 2 절연막들 중의 상응하는 하나보다 낮은 상부면을 갖고, 상기 오믹 패턴은 수평적으로 연장되어 상기 제 1 절연막의 상부 영역 상에 위치하는 부분을 포함하는 반도체 소자.
  9. 기판을 패터닝하여, 라인 패턴들을 정의하는, 제 1 트렌치들을 형성하는 단계;
    상기 제 1 트렌치들 내에, 제 1 및 제 2 소자분리 패턴들을 포함하는, 소자분리 패턴들을 형성하는 단계;
    상기 라인 패턴들 및 상기 소자분리 패턴들을 패터닝하여, 상기 제 1 트렌치들을 가로지르면서 활성부들을 정의하는, 제 2 트렌치들을 형성하는 단계;
    상기 제 2 트렌치들 내에, 게이트 절연막, 게이트 라인 및 게이트 캐핑 패턴을 포함하는, 게이트 패턴들을 형성하는 단계;
    상기 제 1 소자분리 패턴들 및 상기 게이트 절연막들 중의 적어도 하나를 리세스시킴으로써, 상기 활성부들의 상부 측면들을 노출시키는 단계;
    상기 활성부들의 노출된 표면을 덮는 금속막을 형성하는 단계; 및
    상기 금속막과 상기 기판을 반응시킴으로써, 상기 활성부들 상에 오믹 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제 1 소자분리 패턴들은 실리콘 산화물로 형성하고,
    상기 게이트 절연막들은 실리콘 산화물 및 금속 산화물들 중의 하나로 형성하고,
    상기 제 2 소자분리 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성하고,
    상기 게이트 캐핑 패턴들은 실리콘 질화물 및 실리콘 산화질화물 중의 하나로 형성하는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124534A (ko) * 2014-04-28 2015-11-06 삼성전자주식회사 메모리 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR102074943B1 (ko) * 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
US9887165B2 (en) * 2014-12-10 2018-02-06 Stmicroelectronics S.R.L. IC with insulating trench and related methods
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11978785B2 (en) * 2021-12-17 2024-05-07 Nanya Technology Corporation Method of manufacturing semiconductor structure having a fin feature

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120035701A (ko) * 2010-10-06 2012-04-16 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391245A (ja) * 1989-09-01 1991-04-16 Sumitomo Metal Ind Ltd 薄膜半導体装置とその製造方法
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
US5994736A (en) 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
JP2003158201A (ja) 2001-11-20 2003-05-30 Sony Corp 半導体装置およびその製造方法
KR20030050995A (ko) 2001-12-20 2003-06-25 동부전자 주식회사 고집적 트랜지스터의 제조 방법
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
JP4016781B2 (ja) 2002-09-25 2007-12-05 富士電機デバイステクノロジー株式会社 半導体素子の製造方法
KR100605908B1 (ko) 2003-10-01 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP2005150565A (ja) 2003-11-19 2005-06-09 Ricoh Co Ltd 半導体装置及びその製造方法
US7402863B2 (en) 2004-06-21 2008-07-22 International Rectifier Corporation Trench FET with reduced mesa width and source contact inside active trench
US8384150B2 (en) 2005-11-29 2013-02-26 Rohm Co., Ltd. Vertical double diffused MOS transistor with a trench gate structure
US7829941B2 (en) 2006-01-24 2010-11-09 Alpha & Omega Semiconductor, Ltd. Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions
US20100084713A1 (en) 2006-09-29 2010-04-08 Nec Corporation Semiconductor device manufacturing method and semiconductor device
US20080224232A1 (en) 2007-03-16 2008-09-18 United Microelectronics Corp. Silicidation process for mos transistor and transistor structure
KR20090095270A (ko) 2008-03-05 2009-09-09 삼성전자주식회사 오믹 콘택막의 형성방법 및 이를 이용한 반도체 장치의금속배선 형성방법
JP4770885B2 (ja) 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US8012817B2 (en) 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
US8773881B2 (en) * 2009-03-10 2014-07-08 Contour Semiconductor, Inc. Vertical switch three-dimensional memory array
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
JP2011044625A (ja) * 2009-08-24 2011-03-03 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2011181612A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 半導体装置
JP2011243690A (ja) * 2010-05-17 2011-12-01 Elpida Memory Inc 半導体装置の製造方法
KR101154006B1 (ko) * 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120035701A (ko) * 2010-10-06 2012-04-16 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124534A (ko) * 2014-04-28 2015-11-06 삼성전자주식회사 메모리 장치

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US9166034B2 (en) 2015-10-20
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