KR101094373B1 - 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 - Google Patents

랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 Download PDF

Info

Publication number
KR101094373B1
KR101094373B1 KR1020090060879A KR20090060879A KR101094373B1 KR 101094373 B1 KR101094373 B1 KR 101094373B1 KR 1020090060879 A KR1020090060879 A KR 1020090060879A KR 20090060879 A KR20090060879 A KR 20090060879A KR 101094373 B1 KR101094373 B1 KR 101094373B1
Authority
KR
South Korea
Prior art keywords
film
gate
forming
substrate
trench
Prior art date
Application number
KR1020090060879A
Other languages
English (en)
Other versions
KR20110003220A (ko
Inventor
신종한
박점용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090060879A priority Critical patent/KR101094373B1/ko
Priority to US12/613,708 priority patent/US8357600B2/en
Priority to TW098138047A priority patent/TWI440077B/zh
Priority to CN201010002012.XA priority patent/CN101944507B/zh
Priority to JP2010011238A priority patent/JP2011014867A/ja
Publication of KR20110003220A publication Critical patent/KR20110003220A/ko
Application granted granted Critical
Publication of KR101094373B1 publication Critical patent/KR101094373B1/ko
Priority to US13/745,387 priority patent/US8753966B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Abstract

본 발명은 후속 공정에 따른 매립게이트의 산화를 방지하고, 비트라인콘택 및 스토리지노드콘택과 기판간의 콘택면적을 증가시켜 콘택저항을 감소시킬 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판에 소자분리막을 형성하는 단계; 상기 주변영역의 기판 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계; 상기 기판의 전면에 플러그 도전막을 형성하는 단계; 상기 플러그도전막을 식각하여 상기 셀영역에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 기판 및 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하고, 매립게이트 공정 이전에 랜딩플러그를 형성하므로써 콘택 형성 면적을 확보할 수 있고, 또한 페리게이트 형성 시에 발생할 수 있는 매립게이트의 산화도 방지 할 수 있다.
매립게이트, 실링막, 랜딩플러그, 소자분리막, 캡핑막, 콘택면적

Description

랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법{METHOD FOR MANUFACTURING BURIED GATE USING PRE LANDING PLUG}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제 조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(11)에 소자분리막(12)을 형성한다.
이어서, 하드마스크막(13)을 이용하여 셀영역의 기판을 식각하여 트렌치(14)를 형성한 후 제1게이트절연막(15)을 형성한다. 이어서, 제1게이트절연막(15) 상에 트렌치를 일부 매립하는 매립게이트(16)를 형성한다.
도 1b에 도시된 바와 같이, 하드마스크막(13)을 제거한 후에 매립게이트(16) 상부를 실링하는 실링막(17)을 형성한다.
이어서, 실링막(17)이 셀영역에만 잔류하도록 주변영역오픈(Peri Open) 공정을 진행한다.
이어서, 주변영역에 대해 게이트산화 공정을 통해 제2게이트절연막(18)을 형성한다.
도 1c에 도시된 바와 같이, 제2게이트절연막(18) 상에 게이트도전막(19)을 형성한 후, 셀영역에 비트라인콘택을 위한 비트라인콘택홀(20) 공정을 진행한다.
도 1d에 도시된 바와 같이, 비트라인콘택홀을 매립하도록 기판의 전면에 금속막을 증착한 후, 금속막 상에 하드마스크막을 형성한다.
이어서, 게이트식각을 진행한다. 게이트식각은 하드마스크막, 금속막 및 게이트도전막을 식각하는 공정이며, 이에 따라 주변영역에는 제2게이트절연막(18) 상에 게이트도전막(19), 게이트금속막(21B) 및 게이트하드마스크막(22B)의 순서로 적층되는 주변영역의 트랜지스터를 위한 게이트(이하, '페리게이트'라 약칭함)(PG)가 완성된다. 위와 같은 페리게이트(PG) 형성시에 셀영역에서는 비트라인콘택을 겸하는 비트라인배선막(21A)과 비트라인하드마스크막(22A)의 순서로 적층되는 비트라인(BL)이 형성된다.
도 1e에 도시된 바와 같이, 캡핑막을 제거한 후에, 전면에 층간절연막(23)을 형성한다. 이어서, 층간절연막(23)을 식각하여 셀영역에 스토리지노드콘택(Storage Node Contact, 24)을 형성하기 위한 콘택 공정을 진행한다.
상술한 종래기술은 셀영역에 매립게이트(16)를 형성한 이후에 셀영역에 실링막(17)을 이용하여 매립게이트(16)의 산화를 방지하기 위한 실링(Sealing) 공정을 진행한다. 그 다음 주변영역 만을 오픈하여 주변영역의 트랜지스터를 형성하기 위한 게이트산화(Gate Oxidation) 및 게이트도전막 증착 공정이 진행된다. 그 다음 다시 셀영역을 오픈하여 비트라인콘택홀을 형성하기 위한 콘택 식각 공정을 진행한다.
그러나, 종래기술은 실링막(17)이 셀영역을 실링하고는 있지만 주변영역에서 게이트산화 공정을 진행할 때 산소소스에 의해 매립게이트(16)가 산화되는 것을 방지하는데 한계가 있다(도 1b의 도면부호 'A').
또한, 셀영역에서 비트라인(BL)을 형성한 다음에 스토리지노드콘택(24)이 형성되기 때문에 스토리지노드콘택(24)을 형성하기 위한 콘택오픈면적(Contact Open Area)을 확보하기 어렵다. 아울러, 콘택오픈면적이 좁아 스토리지노드콘택과 기판 간의 계면 저항이 증가하는 문제점이 있다.
그리고, 종래기술은 스토리지노드콘택 또는 비트라인콘택 공정 진행 시에 과 도식각(Over Etch)으로 인한 기판의 손실(도 1c의 도면부호 'B' 참조)로 각 콘택과 매립게이트간의 GIDL(Gate Induced Drain Leakage)이 증가하고 자기정렬콘택 페일(Self Aligned Contact Fail) 가능성이 증가하는 문제점이 있다.
이러한 문제를 극복하기 위하여 하드마스크막을 적용하여 랜딩플러그가 형성되는 부분을 높인 다음 하드마스크막을 제거하고, 이후 랜딩플러그를 형성하는 방법이 제안되었지만, 이는 하드마스크막을 제거할 때 콘택의 넓어짐(Widening)이 발생하여 콘택간의 브릿지(Bridge) 발생 가능성이 높으며, 공정 중간에 식각 공정과 CMP(Chemical Mechanical Polishing) 공정이 들어가기 때문에 콘택 높이를 일정 높이 이상으로 맞추는데 어려움이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 후속 공정에 따른 매립게이트의 산화를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 비트라인콘택 및 스토리지노드콘택과 기판간의 콘택면적을 증가시켜 콘택저항을 감소시킬 수 있는 반도체장치 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 비트라인콘택 및 스토리지노드콘택과 매립게이트간의 GIDL(Gate Induced Drain Leakage)을 감소시키고, 자기정렬콘택 페일(Self Aligned Contact Fail)을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
삭제
삭제
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판에 소자분리막을 형성하는 단계; 상기 기판의 전면에 플러그 도전막을 형성하는 단계; 상기 플러그도전막을 식각하여 복수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 기판과 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계; 상기 기판의 전면에 플러그 도전막을 형성하는 단계; 상기 플러그도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 게이트절연막과 게이트도전막을 형성하는 단계; 상기 기판의 전면에 플러그 도전막을 형성하는 단계; 상기 플러그도전막과 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 플러그 도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 기판과 소자분리막을 동시에 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판에 소자분리막을 형성하는 단계; 상기 주변영역의 기판 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계; 상기 기판의 전면에 플러그 도전막을 형성하는 단계; 상기 플러그 도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 기판과 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트의 안정성을 확보하고 페리게이트의 형성을 용이하게 하며, 매립게이트 형성 이후에 후속 비트라인과의 콘택공정이나 스토리지노드와의 콘택 형성 공정에서의 공정 마진을 확보할 수 있는 효과가 있다.
또한, 주변영역에서 게이트산화 및 게이트도전막 증착공정을 진행하고 셀영역에서는 랜딩플러그를 먼저 형성한 다음 소자분리 공정 및 매립게이트 공정을 진행함으로써 콘택저항을 낮추고 콘택 형성 면적을 확보하여 후속 공정에서의 낫오픈을 방지할 뿐만 아니라 랜딩플러그를 추후 콘택 공정으로 만들 때 발생 가능한 콘택낫오픈, 브릿지 등도 방지할 수 있다.
또한 페리게이트 형성을 위한 공정을 소자분리용 트렌치 형성 이전에 완료할 수 있어 페리게이트 형성 시에 발생할 수 있는 매립게이트의 산화도 방지하여 안정적인 장치를 확보할 수 있고, 후속 콘택 공정이나 물질들을 제거하는 공정들을 줄여 공정 스텝을 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 패드산화막(32A)과 제1하드마스크막(32B)의 순서로 적층된 구조를 이용하여 기판(31)을 식각하여 소자분리막이 형성될 제1트렌치(33)를 형성한다. 여기서, 제1하드마스크막(32B)은 폴리실리콘막 또는 질화막을 포함할 수 있다. 바람직하게는 폴리실리콘막과 질화막을 적층하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 제1트렌치(33)를 갭필하는 소자분리막(34)을 형성한다. 이때, 위와 같이 소자분리막(34)을 형성하는 공정은 STI(Shallow Trench Isolation) 공정이라 하며, 제1트렌치(33)를 형성한 후에 절연막을 갭필하여 소자분리막(34)을 형성한다.
도 2c에 도시된 바와 같이, 제1하드마스크막과 패드산화막을 제거하는데, 건식식각 또는 습식식각을 이용하여 제거한다.
도 2d에 도시된 바와 같이, 기판(31)의 전면에 플러그도전막(35)을 형성한 후 소자분리막(34)의 표면이 드러날때까지 평탄화한다. 이때, 플러그도전막(35)은 폴리실리콘막을 포함한다. 플러그 도전막(35)은 600∼1500Å의 두께로 형성한다. 또한, 플러그도전막(35)은 텅스텐막 등의 금속막을 포함할 수도 있다.
도 2e에 도시된 바와 같이, 플러그도전막(35) 상에 제2하드마스크막(36)을 형성한 후, 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 제2하드마스크막(36)을 식각하고, 제2하드마스크막(36)을 식각장벽으로 하여 플러그도전막(35)과 기판(31)을 식각한다. 이에 따라, 일정 깊이의 제2트렌치(37)가 형성되며, 제2트렌치(37)는 기판(31)과 소자분리막(34)을 동시에 식각하여 형성될 수 있다. 제2하드마스크막(36)은 질화막을 포함 할 수 있다.
위와 같이 제2하드마스크막(36)을 이용하여 플러그도전막을 식각하므로써 랜딩플러그(35A)가 형성되고, 연속해서 랜딩플러그(35A) 사이의 기판을 식각하므로써 제2트렌치(37)가 형성된다.
도 2f에 도시된 바와 같이, 제2트렌치(37)의 표면 상에 게이트절연막(38)을 형성한 후, 게이트절연막(38) 상에 제2트렌치(37)를 갭필하도록 전면에 게이트도전막(39)을 증착한다. 게이트도전막(39)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 제2하드마스크막(36)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 게이트도전막(39)을 평탄화한 후 연속하여 에치백을 진행하여 매립게이트(39A)를 형성한다. 매립게이트(39A)의 표면은 기판(31)의 표면보다 낮은 높이를 가질 수 있다.
도 2g에 도시된 바와 같이, 매립게이트(39A) 상부를 실링하는 실링막(40)을 형성한다. 여기서, 실링막(40)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예를 들어, 실링질화막(40A)을 얇게 실링한 후에 SOD 등의 실링산화막(40B)을 갭필하여 형성할 수 있다.
이어서, 제2하드마스크막(36)의 표면이 드러나도록 실링막(40)을 평탄화한다.
도 2h에 도시된 바와 같이, 콘택마스크(도시 생략)를 이용하여 제2하드마스크막(36)을 식각하여 랜딩플러그(35A)의 표면을 노출시키는 콘택홀(도면부호 'C')을 형성한다. 콘택홀은 비트라인콘택홀을 포함한다. 콘택홀은 실링막(40) 상에 층간절연막 등이 형성 후에 진행될 수도 있다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(41)의 전면에 플러그도전막(42)을 형성한다. 이때, 플러그도전막(42)은 폴리실리콘막을 포함하며, 600∼1500Å의 두께로 형성한다. 또한, 플러그도전막(42)은 텅스텐막 등의 금속막을 포함할 수도 있다.
이어서, 플러그도전막(42) 상에 하드마스크막(43)을 형성한 후, STI 공정을 진행한다. 즉, 소자분리마스크(도시 생략)로 하드마스크막(43)을 식각한 후 소자분리예정영역의 플러그도전막(42)과 기판(41)을 식각하여 일정 깊이의 제1트렌치(44)를 형성한다. 하드마스크막(43)은 질화막을 포함할 수 있다.
도 3b에 도시된 바와 같이, 제1트렌치(44)를 갭필하도록 SOD 등의 절연막을 형성한 후 CMP 등의 평탄화 공정을 진행하여 소자분리막(45)을 형성한다.
도 3c에 도시된 바와 같이, 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 하드마스크막(43)을 식각하고, 하드마스크막(43)을 식각장벽으로 하여 게이트예정영역의 플러그도전막(42)과 기판(41)을 식각한다. 이에 따라, 일정 깊이의 제2트렌치(46)가 형성되며, 트렌치(46)는 기판(41)과 소자분리막(45)을 동시에 식각하여 형성될 수 있다.
위와 같은 하드마스크막(43)을 이용하여 플러그도전막을 식각하므로써 랜딩플러그(42A)가 형성되고, 연속해서 랜딩플러그(42A) 사이의 기판을 식각하므로써 제2트렌치(46)가 형성된다.
도 3d에 도시된 바와 같이, 제2트렌치(46)의 표면 상에 게이트절연막(47)을 형성한 후, 게이트절연막(47) 상에 제2트렌치(46)를 갭필하도록 전면에 게이트도전막(48)을 증착한다. 게이트도전막(48)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 하드마스크막(43)의 표면이 드러나도록 CMP 등의 방법을 이용하여 게이트도전막(48)을 평탄화한 후 연속하여 에치백을 진행하여 매립게이트(48A)를 형성한다. 매립게이트(48A)의 표면은 기판(41)의 표면보다 낮은 높이를 가질 수 있다.
도 3e에 도시된 바와 같이, 매립게이트(48A) 상부를 실링하는 실링막(49)을 형성한다. 여기서, 실링막(49)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예를 들어, 실링질화막(49A)을 얇게 실링한 후에 SOD 등의 실링산화막(49B)을 갭필하여 형성할 수 있다.
이어서, 하드마스크막(43)의 표면이 드러나도록 실링막(49)을 평탄화한다.
도 3f에 도시된 바와 같이, 콘택마스크(도시 생략)를 이용하여 하드마스크막(43)을 식각하여 랜딩플러그(42A)의 일부 표면을 노출시키는 콘택홀(50)을 형성한다. 콘택홀(50)은 비트라인콘택홀 또는 스토리지노드콘택홀을 포함하는데, 바람직하게는, 비트라인콘택홀이다. 콘택홀은 실링막(49) 상에 층간절연막 등이 형성 후에 진행될 수도 있다.
상술한 제1실시예 및 제2실시예에 따르면, 플러그도전막을 미리 형성한 후에 매립게이트가 형성될 트렌치 형성 전에 랜딩플러그를 형성해주므로써, 랜딩플러그와 기판간의 콘택접촉면적을 넓게 확보할 수 있다. 이에 따라 콘택저항을 감소시킬 수 있다.
또한, 콘택홀 형성, 플러그도전막 증착 및 식각을 통해 랜딩플러그를 형성하는 것이 아니라, 플러그도전막 증착 및 트렌치 식각으로 랜딩플러그를 형성하므로 콘택 오픈 불량이 원천적으로 방지되며 이에 따라 이웃하는 랜딩플러그간의 브릿지도 방지할 수 있다. 또한, 랜딩플러그가 형성될 콘택홀 식각 공정을 진행하지 않아도 되므로 기판 손실이 발생하지 않는다.
도 4a 내지 도 4j는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역과 주변영역이 형성된 기판(51)에 제1하드마스크막(52B)을 이용한 식각공정을 통해 소자분리막이 형성될 제1트렌치(53)를 형 성한다. 여기서, 제1하드마스크막(52B)은 폴리실리콘막 또는 질화막을 포함하며, 바람직하게는 폴리실리콘막과 질화막을 적층하여 형성할 수 있다. 제1하드마스크막(52B) 아래에는 패드산화막(52A)이 형성되어 있다.
이어서, 제1트렌치(53)를 갭필하는 소자분리막(54)을 형성한다. 이와 같이 소자분리막(54)을 형성하는 공정을 STI(Shallow Trench Isolation) 공정이라 하며, 제1트렌치(53)를 형성한 후에 HDP, SOD 등의 절연막을 갭필하여 소자분리막(54)을 형성한다.
도 4b에 도시된 바와 같이, 제1하드마스크막과 패드산화막을 제거한다.
이어서, 도 4c에 도시된 바와 같이 게이트산화 공정을 통해 기판(51) 상에 제1게이트절연막(55)을 형성한 후, 제1게이트절연막(55) 상에 제1폴리실리콘막(56)을 형성한다. 이때, 제1폴리실리콘막(56)은 100∼500Å 두께로 형성한다.
상술한 제1게이트절연막(55)은 주변영역의 트랜지스터를 위한 게이트절연막이다. 이하, 설명의 편의상 제1게이트절연막을 '페리게이트절연막(55)'이라 약칭하기로 한다.
이어서, 셀영역 오픈(Cell open) 공정을 통해 셀영역의 제1폴리실리콘막과 페리게이트절연막을 제거한다. 이에 따라, 주변영역에만 페리게이트절연막(55)과 제1폴리실리콘막(56)이 잔류한다.
도 4d에 도시된 바와 같이, 기판(51)의 전면에 제2폴리실리콘막(57)을 형성한 후 평탄화공정을 진행하여 셀영역과 주변영역간의 단차를 제거한다. 이때, 제2폴리실리콘막(57)은 랜딩플러그로 사용되는 물질이다. 또한, 제2폴리실리콘막(57) 외에 랜딩플러그로 사용되는 플러그도전막은 텅스텐막 등의 금속막을 포함할 수도 있다.
이와 같이, 제2폴리실리콘막(57)을 형성하게 되면, 셀영역에는 제2폴리실리콘막(57)의 단일막이 잔류하고, 주변영역에서는 제1폴리실리콘막(56)과 제2폴리실리콘막(57)이 적층된다. 제2폴리실리콘막(57)은 셀영역에서는 플러그가 되고, 주변영역에서는 게이트의 일부가 된다. 제2폴리실리콘막(57)은 500∼1000Å 두께로 형성한다.
도 4e에 도시된 바와 같이, 제2폴리실리콘막(57)을 포함한 전면에 질화막을 이용하여 제2하드마스크막(58)을 형성한 후, 셀영역에 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 제2하드마스크막(58)을 식각하고, 제2하드마스크막(58)을 식각장벽으로 하여 제2폴리실리콘막(57)과 기판(51)을 식각한다. 이에 따라, 셀영역에는 일정 깊이의 제2트렌치(59)가 형성되며, 제2트렌치(59)는 셀영역에서 기판(51)과 소자분리막(54)을 동시에 식각하여 형성될 수 있다.
위와 같이 제2하드마스크막(58)을 이용하여 제2폴리실리콘막(57)을 식각하므로써 랜딩플러그(57A)가 형성되고, 연속해서 랜딩플러그(57A) 사이의 기판을 식각하므로써 제2트렌치(59)가 형성된다. 한편, 주변영역에는 제2폴리실리콘막(57)이 여전히 잔류하며, 주변영역에 잔류하는 제1폴리실리콘막(56)과 제2폴리실리콘막(57)은 주변영역의 게이트가 된다.
도 4f에 도시된 바와 같이, 제2트렌치(59)의 표면 상에 제2게이트절연막(60) 을 형성한다. 제2게이트절연막(60)은 셀영역의 트랜지스터를 위한 게이트절연막으로서, 이하 설명의 편의상 '셀게이트절연막(60)'이라 약칭하기로 한다.
이어서, 셀게이트절연막(60) 상에 제2트렌치(59)를 갭필하도록 전면에 금속막(61)을 증착한다. 금속막(61)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 제2하드마스크막(58)의 표면이 드러나도록 CMP 등의 방법을 이용하여 금속막(61)을 평탄화한 후 연속하여 에치백을 진행하여 매립게이트(61A)를 형성한다. 매립게이트(61A)의 표면은 기판(51)의 표면보다 낮은 높이를 가질 수 있다.
도 4g에 도시된 바와 같이, 매립게이트(61A) 상부를 실링하는 실링막(62)을 형성한다. 여기서, 실링막(62)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막(62A)을 얇게 실링한 후에 SOD 등의 실링산화막(62B)을 갭필하여 형성할 수 있다.
이어서, 제2하드마스크막(58)의 표면이 드러나도록 실링막(62)을 평탄화한다.
도 4h에 도시된 바와 같이, 전면에 셀캡핑막(63)을 형성한 후, 주변영역을 오픈시킨다. 이어서, 주변영역의 셀캡핑막(63)을 제거하고, 연속해서 주변영역의 제2하드마스크막(58)을 제거한다. 셀캡핑막(63)은 산화막 또는 질화막을 포함하며, 바람직하게는 질화막(50∼400Å)과 산화막(50∼200Å)을 적층하여 형성할 수 있다. 여기서, 질화막은 후속 식각공정의 식각정지막 역할도 하고, 산화막은 주변영역 오픈 공정에서의 캡핑막 역할을 한다.
이에 따라 주변영역에는 페리게이트절연막(55), 제1폴리실리콘막(56) 및 제2폴리실리콘막(57)의 적층구조만 잔류한다.
도 4i에 도시된 바와 같이, 비트라인콘택 공정을 진행한다. 즉, 비트라인콘택마스크로 셀캡핑막(63)과 하드마스크막(58)을 식각하여 랜딩플러그(57A)의 일부 표면을 노출시키는 비트라인콘택홀(64)을 형성한다. 비트라인콘택홀(64)을 형성하기 위한 식각공정은 도 4h의 공정이 진행된 이후 층간절연막을 형성한 이후에 진행할 수도 있다.
도 4j에 도시된 바와 같이, 비트라인콘택홀(64)을 매립하도록 전면에 금속막과 하드마스크막을 적층한 후 게이트식각을 진행한다. 여기서, 게이트식각은 주변영역에서 페리게이트를 형성하기 위한 공정으로서, 본 발명은 게이트식각시에 셀영역의 비트라인 공정도 동시에 진행할 수 있다. 금속막은 주변영역에서는 게이트금속막이 되고, 셀영역에서는 비트라인금속막이 된다. 하드마스크막은 주변영역에서는 게이트하드마스크막이 되고, 셀영역에서는 비트라인하드마스크막이 된다. 금속막은 텅스텐막을 포함하며, 하드마스크막은 질화막을 포함할 수 있다.
이에 따라, 주변영역에는 페리게이트절연막(55A) 상에 제1폴리실리콘막(56A), 제2폴리실리콘막(57B), 게이트금속막(65B) 및 게이트하드마스크막(66B)의 순서로 적층되는 페리게이트(PG)가 완성된다. 위와 같은 페리게이트(PG) 형성시에 셀영역에서는 비트라인금속막(65A)과 비트라인하드마스크막(66A)의 순서로 적층되는 비트라인(BL)이 형성된다. 비트라인금속막(65A)은 비트라인콘택홀에 매립됨에 따라 비트라인콘택도 겸하게 된다. 페리게이트절연막(55B)은 페리게이트 구조에 따라서 이중구조(Duble Gate Oxide) 또는 삼중구조(Triple Gate Oxide)도 적용이 가능하다.
도 5a 내지 도 5k는 본 발명의 제4실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(71)에 게이트산화 공정을 통해 페리게이트절연막(72)을 형성한 후, 페리게이트절연막(72) 상에 제1폴리실리콘막(73)을 형성한다. 이때, 제1폴리실리콘막(73)은 100∼500Å 두께로 형성한다.
도 5b에 도시된 바와 같이, 셀오픈(Cell open) 공정을 통해 셀영역의 제1폴리실리콘막(73)과 페리게이트절연막(72)을 제거한다. 이에 따라, 주변영역에만 페리게이트절연막(72A)과 제1폴리실리콘막(73A)이 잔류한다.
도 5c에 도시된 바와 같이, 전면에 제2폴리실리콘막(74)을 형성한 후 평탄화공정을 진행하여 셀영역과 주변영역간의 단차를 제거한다. 이때, 제2폴리실리콘막(74)은 랜딩플러그로 사용되는 플러그도전막이다. 제2폴리실리콘막(74)외에 랜딩플러그로 사용되는 플러그도전막은 텅스텐막 등의 금속막을 포함할 수도 있다.
도 5d에 도시된 바와 같이, 제2폴리실리콘막(74) 상에 하드마스크막(75)을 형성한 후, 소자분리막 공정을 위한 STI 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 하드마스크막(75)을 식각하고, 하드마스크막(75)을 식각장벽으로 하여 제2폴리실리콘막(74)과 기판(71)을 식각한다. 이에 따라, 셀영역과 주변영역에 일정 깊이의 제1트렌치(76)가 형성된다. 주변영역에서는 제2폴리실리콘막(74), 제1폴리실리콘막(73A) 및 페리게이트절연막(72A)을 식각한 후에 기판(71)을 식각하여 제1트렌치(76)를 형성한다.
도 5e에 도시된 바와 같이, 제1트렌치(76)를 갭필하도록 SOD 등의 절연막을 형성한 후 CMP 등의 평탄화 공정을 진행하여 소자분리막(77)을 형성한다.
도 5f에 도시된 바와 같이, 셀영역에 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 하드마스크막(75)을 식각하고, 하드마스크막(75)을 식각장벽으로 하여 제2폴리실리콘막(74)과 기판(71)을 식각한다. 이에 따라, 셀영역에는 일정 깊이의 제2트렌치(78)가 형성되며, 제2트렌치(78)는 셀영역에서 기판(71)과 소자분리막(77)을 동시에 식각하여 형성될 수 있다.
위와 같이 하드마스크막(75)을 이용하여 제2폴리실리콘막(74)을 식각하므로써 랜딩플러그(74A)가 형성되고, 연속해서 랜딩플러그(74A) 사이의 기판을 식각하므로써 제2트렌치(78)가 형성된다.
도 5g에 도시된 바와 같이, 제2트렌치(78)의 표면 상에 셀게이트절연막(79)을 형성한 후, 셀게이트절연막(79) 상에 제2트렌치(78)를 갭필하도록 전면에 금속막(80)을 증착한다. 금속막(80)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐 막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 하드마스크막(75)의 표면이 드러나도록 CMP 등의 방법을 이용하여 금속막(80)을 평탄화한 후 연속하여 에치백을 진행하여 매립게이트(80A)를 형성한다. 매립게이트(80A)의 표면은 기판(71)의 표면보다 낮은 높이를 가질 수 있다.
도 5h에 도시된 바와 같이, 매립게이트(80A) 상부를 실링하는 실링막(81)을 형성한다. 여기서, 실링막(81)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막(81A)을 얇게 실링한 후에 SOD 등의 실링산화막(81B)을 갭필하여 형성할 수 있다.
이어서, 하드마스크막(75)의 표면이 드러나도록 실링막(81)을 평탄화한다.
도 5i에 도시된 바와 같이, 전면에 셀캡핑막(82)을 형성한 후, 주변영역을 오픈시킨다. 이어서, 주변영역의 셀캡핑막(82)을 제거하고, 연속해서 주변영역의 하드마스크막을 제거한다. 셀캡핑막(82)은 산화막 또는 질화막을 포함하며, 바람직하게는 질화막(50∼400Å)과 산화막(50∼200Å)을 적층하여 형성할 수 있다. 여기서, 질화막은 후속 식각공정의 식각정지막 역할도 하고, 산화막은 주변영역 오픈 공정에서의 캡핑막 역할을 한다.
이에 따라 주변영역에는 페리게이트절연막(72A), 제1폴리실리콘막(73A) 및 제2폴리실리콘막(74)의 적층구조가 잔류한다.
도 5j에 도시된 바와 같이, 비트라인콘택 공정을 진행한다. 즉, 비트라인콘택마스크로 셀캡핑막(82)과 하드마스크막(75)을 식각하여 랜딩플러그(74A)의 일부 표면을 노출시키는 비트라인콘택홀(83)을 형성한다. 비트라인콘택홀(83)을 형성하기 위한 콘택 식각 공정은 도 5i의 공정이 진행된 이후 층간절연막까지 형성한 후 진행할 수도 있다.
도 5k에 도시된 바와 같이, 비트라인콘택홀(83)을 매립하도록 전면에 금속막과 게이트하드마스크막을 적층한 후 게이트식각을 진행한다. 여기서, 게이트식각은 주변영역에서 페리게이트를 형성하기 위한 공정으로서, 본 발명은 게이트식각시에 셀영역의 비트라인 공정도 동시에 진행할 수 있다. 금속막은 주변영역에서는 게이트금속막이 되고, 셀영역에서는 비트라인금속막이 된다. 하드마스크막은 주변영역에서는 게이트하드마스크막이 되고, 셀영역에서는 비트라인하드마스크막이 된다. 금속막은 텅스텐막을 포함하며, 하드마스크막은 질화막을 포함할 수 있다.
이에 따라, 주변영역에는 페리게이트절연막(72B) 상에 제1폴리실리콘막(73B), 제2폴리실리콘막(74B), 게이트금속막(84B) 및 게이트하드마스크막(85B)의 순서로 적층되는 페리게이트(PG)가 완성된다. 위와 같은 페리게이트(PG) 형성시에 셀영역에서는 비트라인금속막(84A)과 비트라인하드마스크막(85A)의 순서로 적층되는 비트라인(BL)이 형성된다. 비트라인금속막(84A)은 비트라인콘택홀에 매립됨에 따라 비트라인콘택도 겸하게 된다. 페리게이트절연막(72B)은 페리게이트 구조에 따라서 이중구조(Duble Gate Oxide) 또는 삼중구조(Triple Gate Oxide)도 적용이 가 능하다.
상술한 제3실시예 및 제4실시예에 따르면, 플러그도전막으로 사용되는 제2폴리실리콘막을 미리 형성한 후에 매립게이트가 형성될 제2트렌치 형성전에 랜딩플러그를 형성해주므로써, 랜딩플러그와 기판간의 콘택접촉면적을 넓게 확보할 수 있다. 이에 따라 콘택저항을 감소시킬 수 있다.
또한, 콘택홀 형성, 플러그도전막 증착 및 식각을 통해 랜딩플러그를 형성하는 것이 아니라, 플러그도전막 증착 및 트렌치 식각으로 랜딩플러그를 형성하므로 콘택 오픈 불량이 원천적으로 방지되며 이에 따라 이웃하는 랜딩플러그간의 브릿지도 방지할 수 있다. 또한, 랜딩플러그가 형성될 콘택홀 식각공정을 진행하지 않아도 되므로 기판의 손실을 방지할 수 있다.
그리고, 페리게이트 형성을 위한 공정 중 게이트산화 및 제1폴리실리콘막 증착 공정을 매립게이트 형성 이전에 완료하므로, 페리게이트를 위한 게이트산화 공정시에 발생할 수 있는 매립게이트의 산화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4j는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 5a 내지 도 5k는 본 발명의 제4실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
71 : 기판 72A : 페리게이트절연막
73A : 제1폴리실리콘막 74A : 랜딩플러그
75 : 하드마스크막 77 : 소자분리막
78 : 제2트렌치 79 : 셀게이트절연막
80A : 매립게이트 81 : 실링막

Claims (41)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판에 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 기판의 전면에 플러그 도전막을 형성하는 단계;
    상기 플러그도전막을 식각하여 복수의 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 사이의 기판과 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및
    상기 랜딩플러그의 표면을 노출시키는 콘택홀을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 실링막은 산화막, 질화막 또는 질화막과 산화막이 적층된 2중막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  15. 제12항에 있어서,
    상기 플러그도전막은 금속막 또는 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  16. 제12항에 있어서,
    상기 랜딩플러그 및 트렌치를 형성하는 단계는,
    하드마스크막을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.
  17. 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계;
    상기 기판의 전면에 플러그 도전막을 형성하는 단계;
    상기 플러그 도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 사이의 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
    상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 게이트패터닝을 진행하는 단계 전에,
    상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 실링막을 포함한 기판의 전면을 덮는 캡핑막을 형성하는 단계; 및
    상기 주변영역이 오픈되도록 상기 캡핑막을 식각하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 실링막은 산화막, 질화막 또는 질화막과 산화막이 적층된 2중막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  20. 제18항에 있어서,
    상기 캡핑막은 질화막과 산화막을 적층하여 형성하는 반도체장치 제조 방법.
  21. 제18항에 있어서,
    상기 셀영역에 잔류하는 캡핑막을 일부 식각하여 상기 랜딩플러그의 표면을 노출시키는 콘택홀을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  22. 제17항에 있어서,
    상기 플러그도전막은 금속막 또는 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  23. 제17항에 있어서,
    상기 랜딩플러그 및 트렌치를 형성하는 단계는,
    하드마스크막을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.
  24. 제17항에 있어서,
    상기 주변영역 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계는,
    상기 기판의 전면에 상기 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및
    셀영역 오픈 공정을 통해 상기 게이트도전막과 게이트절연막을 상기 주변영역에 잔류시키는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 게이트절연막과 게이트도전막을 형성하는 단계;
    상기 기판의 전면에 플러그 도전막을 형성하는 단계;
    상기 플러그도전막과 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 플러그도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 사이의 기판과 소자분리막을 동시에 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치의 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
    상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 게이트패터닝을 진행하는 단계 이전에,
    상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 실링막을 포함한 기판의 전면을 덮는 캡핑막을 형성하는 단계; 및
    상기 주변영역이 오픈되도록 상기 캡핑막을 식각하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  27. 제26항에 있어서,
    상기 실링막은 산화막, 질화막 또는 질화막과 산화막이 적층된 2중막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  28. 제26항에 있어서,
    상기 캡핑막은 질화막과 산화막을 적층하여 형성하는 반도체장치 제조 방법.
  29. 제26항에 있어서,
    상기 셀영역에 잔류하는 캡핑막을 일부 식각하여 상기 랜딩플러그의 표면을 노출시키는 콘택홀을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  30. 제25항에 있어서,
    상기 플러그도전막은 금속막 또는 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  31. 제25항에 있어서,
    상기 랜딩플러그 및 제2트렌치를 형성하는 단계는,
    하드마스크막을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.
  32. 제25항에 있어서,
    상기 주변영역 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계는,
    상기 기판의 전면에 상기 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및
    셀영역 오픈 공정을 통해 상기 게이트도전막과 게이트절연막을 상기 주변영역에만 잔류시키는 단계
    를 포함하는 반도체장치 제조 방법.
  33. 제25항에 있어서,
    상기 플러그도전막 상에 하드마스크질화막을 더 형성하며, 상기 하드마스크질화막은 상기 매립게이트 형성시 제거되는 반도체장치 제조 방법.
  34. 셀영역과 주변영역이 정의된 기판에 소자분리막을 형성하는 단계;
    상기 주변영역의 기판 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계;
    상기 기판의 전면에 플러그 도전막을 형성하는 단계;
    상기 플러그 도전막을 식각하여 상기 셀영역에 복수의 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 사이의 기판 및 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
    상기 주변영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  35. 제34항에 있어서,
    상기 게이트패터닝을 진행하는 단계 이전에,
    상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 실링막을 포함한 기판의 전면을 덮는 캡핑막을 형성하는 단계; 및
    상기 주변영역이 오픈되도록 상기 캡핑막을 식각하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  36. 제35항에 있어서,
    상기 실링막은 산화막, 질화막 또는 질화막과 산화막이 적층된 2중막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  37. 제35항에 있어서,
    상기 캡핑막은 질화막과 산화막을 적층하여 형성하는 반도체장치 제조 방법.
  38. 제34항에 있어서,
    상기 셀영역에 잔류하는 캡핑막을 일부 식각하여 상기 랜딩플러그의 표면을 노출시키는 콘택홀을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  39. 제34항에 있어서,
    상기 플러그도전막은 금속막 또는 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  40. 제34항에 있어서,
    상기 랜딩플러그 및 트렌치를 형성하는 단계는,
    하드마스크막을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.
  41. 제34항에 있어서,
    상기 주변영역 상에 선택적으로 게이트절연막과 게이트도전막을 형성하는 단계는,
    상기 기판의 전면에 상기 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및
    셀영역 오픈 공정을 통해 상기 게이트도전막과 게이트절연막을 상기 주변영역에만 잔류시키는 단계
    를 포함하는 반도체장치 제조 방법.
KR1020090060879A 2009-07-03 2009-07-03 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 KR101094373B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020090060879A KR101094373B1 (ko) 2009-07-03 2009-07-03 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
US12/613,708 US8357600B2 (en) 2009-07-03 2009-11-06 Method for fabricating buried gate using pre landing plugs
TW098138047A TWI440077B (zh) 2009-07-03 2009-11-10 使用一預定位栓製造埋入式閘極之方法
CN201010002012.XA CN101944507B (zh) 2009-07-03 2010-01-05 使用预着陆塞制造掩埋栅极的方法
JP2010011238A JP2011014867A (ja) 2009-07-03 2010-01-21 半導体装置の製造方法
US13/745,387 US8753966B2 (en) 2009-07-03 2013-01-18 Method for fabricating buried gates using pre landing plugs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090060879A KR101094373B1 (ko) 2009-07-03 2009-07-03 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법

Publications (2)

Publication Number Publication Date
KR20110003220A KR20110003220A (ko) 2011-01-11
KR101094373B1 true KR101094373B1 (ko) 2011-12-15

Family

ID=43412910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090060879A KR101094373B1 (ko) 2009-07-03 2009-07-03 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법

Country Status (5)

Country Link
US (2) US8357600B2 (ko)
JP (1) JP2011014867A (ko)
KR (1) KR101094373B1 (ko)
CN (1) CN101944507B (ko)
TW (1) TWI440077B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
KR101131890B1 (ko) 2009-10-09 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
KR101116358B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비하는 반도체장치 제조 방법
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
KR101609254B1 (ko) * 2010-03-02 2016-04-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102623340B (zh) * 2011-01-26 2014-12-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos器件的制备方法
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
JP2012174982A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR20120121722A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101887144B1 (ko) 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
KR20130110733A (ko) 2012-03-30 2013-10-10 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치
KR101883656B1 (ko) 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR101955321B1 (ko) * 2012-07-25 2019-03-07 파워 인티그레이션즈, 인크. 테이퍼진 산화물의 형성 방법
KR101658483B1 (ko) * 2012-08-21 2016-09-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101961322B1 (ko) 2012-10-24 2019-03-22 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
KR102274765B1 (ko) * 2014-12-17 2021-07-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20180049337A (ko) 2016-10-31 2018-05-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법
CN108962907A (zh) * 2017-05-26 2018-12-07 联华电子股份有限公司 半导体存储装置及其的形成方法
CN109216357B (zh) 2017-06-30 2021-04-20 联华电子股份有限公司 半导体结构及其制作方法
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
CN107680969B (zh) * 2017-11-13 2018-12-11 长鑫存储技术有限公司 非对称鳍内存晶体管及其形成方法、半导体器件
KR102596497B1 (ko) 2018-11-16 2023-10-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102552464B1 (ko) 2018-11-19 2023-07-06 삼성전자 주식회사 반도체 소자
TWI696270B (zh) * 2019-04-15 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US10991702B2 (en) * 2019-05-15 2021-04-27 Nanya Technology Corporation Semiconductor device and method of preparing the same
CN112582414B (zh) * 2019-09-30 2022-12-09 长鑫存储技术有限公司 半导体器件及其形成方法
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN114695269A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN117529102A (zh) * 2024-01-03 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593443B1 (ko) * 2004-02-11 2006-06-28 삼성전자주식회사 트랜지스터들 및 그 제조방법들
KR100620655B1 (ko) * 2004-12-30 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
KR100680415B1 (ko) * 2005-05-31 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070069755A (ko) 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4507119B2 (ja) * 2006-07-20 2010-07-21 エルピーダメモリ株式会社 半導体装置およびその製造方法
JP2008135458A (ja) * 2006-11-27 2008-06-12 Elpida Memory Inc 半導体装置及びその製造方法
DE102008064930B3 (de) * 2007-09-18 2022-09-15 Samsung Electronics Co., Ltd. Halbleitervorrichtung mit reduzierter Dicke
KR101353343B1 (ko) * 2007-09-18 2014-01-17 삼성전자주식회사 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들
JP2009123998A (ja) * 2007-11-16 2009-06-04 Elpida Memory Inc 半導体装置の製造方法
KR100909633B1 (ko) 2007-12-20 2009-07-27 주식회사 하이닉스반도체 반도체소자의 랜딩 플러그 콘택 형성방법
KR100945229B1 (ko) * 2008-01-02 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101570044B1 (ko) * 2009-03-17 2015-11-20 삼성전자주식회사 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
KR101094376B1 (ko) * 2009-07-31 2011-12-15 주식회사 하이닉스반도체 반도체장치의 매립워드라인 형성 방법
TWI497713B (zh) * 2011-09-14 2015-08-21 Inotera Memories Inc 絕緣體的製作方法

Also Published As

Publication number Publication date
CN101944507A (zh) 2011-01-12
US20130137258A1 (en) 2013-05-30
TWI440077B (zh) 2014-06-01
US8357600B2 (en) 2013-01-22
US20110003459A1 (en) 2011-01-06
KR20110003220A (ko) 2011-01-11
US8753966B2 (en) 2014-06-17
TW201103081A (en) 2011-01-16
CN101944507B (zh) 2014-03-05
JP2011014867A (ja) 2011-01-20

Similar Documents

Publication Publication Date Title
KR101094373B1 (ko) 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
KR101094372B1 (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101116361B1 (ko) 반도체 장치 제조 방법
KR101075526B1 (ko) 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법
KR101171886B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101116358B1 (ko) 매립게이트를 구비하는 반도체장치 제조 방법
KR20110001722A (ko) 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법
KR20110038847A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR20110024494A (ko) 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
KR20120004241A (ko) 반도체장치 제조 방법
KR20010051026A (ko) 반도체 장치 및 그 제조 방법
KR101096188B1 (ko) 매립게이트 및 매립비트라인 형성 방법
KR20120127026A (ko) 반도체 장치 제조 방법
JP2012043868A (ja) 半導体装置及び半導体装置の製造方法
KR100832018B1 (ko) 반도체 소자 및 그 제조 방법
KR20040078413A (ko) 반도체소자의 콘택 형성방법
KR20070082674A (ko) 반도체 소자의 제조방법
KR20100106773A (ko) 매립게이트를 구비하는 반도체 장치 및 그 제조방법
KR20040058695A (ko) 반도체 소자의 스토리지노드콘택 형성 방법
KR20110108549A (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR20070075527A (ko) 자기정렬콘택식각을 이용한 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 9