KR101171886B1 - 매립게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 후속 산화공정 등의 열공정을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 서로 이웃하는 제1영역(메모리셀영역)과 제2영역(주변회로영역); 상기 제1영역에 형성된 매립게이트; 상기 제1영역의 주변을 에워싸는 산화방지펜스; 및 상기 산화방지펜스와 상기 제1영역의 상부를 덮는 산화방지막을 포함하고, 상술한 본 발명은 메모리셀영역의 상부를 덮는 산화방지막과 메모리셀영역을 에워싸는 산화방지펜스를 형성하여 후속 열공정시 메모리셀영역에 형성되어 있는 매립게이트가 열화되는 것을 방지할 수 있는 효과가 있다.
매립게이트, 트렌치, 산화방지막, 산화방지펜스, 주변회로영역, 메모리셀영역
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 이에 최근에는 매립 게이트(Buried gate)를 적용하여 반도체 장치의 신뢰성 및 집적도를 확보하는 다양한 방법들이 시도되고 있다. 매립게이트는 매립워드라인(Buried wordline)이라고도 일컫는다.
매립게이트는 게이트(또는 워드라인)를 반도체 기판의 내부에 매립함으로써 워드라인(Word Line)과 비트라인(Bit Line)간의 기생 정전용량(Parasitic Capacitance)을 현저히 줄일 수 있다. 이에 따라 매립게이트를 적용하면 메모리 장치의 센싱마진(Sensing Margin)을 크게 향상 시키는 장점이 있다.
한편, 매립 게이트 기술에서 폴리실리콘막을 사용하면 수평적인 공간이 한정 되어 있으므로 폴리실리콘막 위에 저저항 금속막이 위치한 2층 구조는 사용할 수 없다. 따라서, 매립게이트 기술에서는 게이트절연막 위에 폴리실리콘막 없이 저저항 금속막만을 게이트전극으로 사용할 수 밖에 없다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 반도체장치는 제1영역(101)과 제2영역(102)이 구분된 반도체기판(11)이 형성된다. 제1영역(101)은 메모리셀영역이고, 제2영역(102)은 주변회로영역이다.
제1영역(101)과 제2영역(102)에는 각 영역에 형성되는 소자들의 분리를 위한 소자분리막(12)이 형성되어 있다. 소자분리막(12)에 의해 각 영역에는 복수의 활성영역(13)이 정의된다.
제1영역에서는 활성영역(13)과 소자분리막(12)을 동시에 식각되어 트렌치(14A, 14B)가 형성되고, 트렌치(14A, 14B)를 일부 매립하는 매립게이트(16)가 형성된다. 이에 따라, 매립게이트(16)는 활성영역(13)에 형성된 트렌치(14A)를 일부 매립하는 형태로 형성되면서 소자분리막(12)에 형성된 트렌치(14B)를 일부 매립하는 형태로 형성된다. 트렌치(14A, 14B)는 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성되므로 동일 방향의 연장된 형태이나, 설명의 편의상 도면부호 '14A', '14B'로 구분한다.
매립게이트(16) 상부에서 트렌치(14A, 14B)의 나머지를 갭필하는 층간절연막(17)이 형성된다. 매립게이트(16)와 트렌치(14A, 14B) 사이에는 게이트절연 막(15)이 형성되어 있다.
그러나, 종래기술은 산화 공정(Oxidation) 등의 후속 열공정을 진행하는 동안 매립게이트(16)가 열화되는 문제가 있다. 도시하지 않았지만, 산화 공정뿐만 아니라, 그 이후 계속 수행되는 각종 열공정 동안에도 매립게이트(16)의 열화는 쉽게 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 후속 산화공정 등의 열공정을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 서로 이웃하는 제1영역과 제2영역; 상기 제1영역에 형성된 매립게이트; 및 상기 제1영역의 주변을 에워싸는 산화방지펜스를 포함하고, 상기 산화방지펜스는 실리콘펜스인 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 서로 이웃하는 제1영역과 제2영역; 상기 제1영역에 형성된 매립게이트; 상기 제1영역의 주변을 에워싸는 산화방지펜스; 및 상기 산화방지펜스와 상기 제1영역의 상부를 덮는 산화방지막을 포함하는 것을 특징으로 하며, 상기 산화방지막의 끝단은 상기 산화방지펜스를 덮으면서 상기 산화방지펜스의 에지로부터 상기 제2영역 방향으로 적어도 1nm 이상의 폭이 더 확장된 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 서로 이웃하는 제1영역과 제2영역이 구분된 반도체기판을 준비하는 단계; 상기 반도체기판을 식각하여 상기 제1영역의 주변을 에워싸는 산화방지펜스를 형성하는 단계; 및 상기 제1영역에 매립게이트를 형성하는 단계를 포함하고, 상기 산화방지펜스는 실리콘펜스를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 서로 이웃하는 제1영역과 제2영역이 구분된 반도체기판을 준비하는 단계; 상기 반도체기판을 식각하여 상기 제1영역의 주변을 에워싸는 산화방지펜스를 형성하는 단계; 상기 제1영역에 매립게이트를 형성하는 단계; 및 상기 산화방지펜스와 제1영역의 상부를 덮는 산화방지막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 산화방지막의 끝단은 상기 산화방지펜스를 덮으면서 상기 산화방지펜스의 에지로부터 상기 제2영역 방향으로 적어도 1nm 이상의 폭이 더 확장하여 형성하는 것을 특징으로 한다.
바람직하게, 제1영역은 메모리셀영역을 포함하고, 제2영역은 주변회로영역을 포함한다. 그리고, 산화방지펜스는 실리콘펜스이고, 산화방지펜스의 폭은 1～300nm 범위를 갖는다. 그리고, 산화방지막은 질화막을 포함한다.
상술한 본 발명은 산화방지펜스를 형성하므로써 후속 산화 공정 등의 열공정에 노출된다고 하더라 매립게이트가 열화되는 것을 방지할 수 있다. 아울러 산화방지막을 더 형성하므로써 매립게이트가 열화되는 것을 더욱 방지할 수 있는 효과가 있다. 그 결과, 메모리셀영역에 형성되는 셀트랜지스터의 게이트절연막의 신뢰성 저하 및 셀트랜지스터의 특성 저하를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 매립게이트가 매립되어 있는 제1영역을 에워싸는 산화방지펜스(Oxidation prevention fense)를 형성하므로써 산화 공정 등의 후속 열공정시 매립게이트가 열화되는 것을 방지한다. 이하, 서로 이웃하는 제1영역과 제2영역에서 제1영역은 '메모리셀영역'이라 하고, 제2영역은 '주변회로영역'이라 한다.
도 2a는 본 발명의 제1실시예에 따른 메모리셀영역과 주변회로영역을 도시한 평면도이고, 도 2b는 메모리셀영역과 주변회로영역의 경계부분(도 2a의 A)을 도시한 평면도이다.
도 2a를 참조하면, 메모리셀영역(201)과 주변회로영역(202)이 서로 이웃하여 배치되고, 메모리셀영역(201)을 에워싸는 산화방지펜스(203)가 형성되어 있다. 여기서, 산화방지펜스(203)는 주변회로영역(202)과 메모리셀영역(201)의 경계지역에 형성된다. 다른 실시예에서, 산화방지펜스(203)는 메모리셀영역(201)의 가장자리를 에워싸도록 주변회로영역(202)에 형성될 수도 있다.
도 2b를 참조하면, 메모리셀영역(201)과 주변회로영역(202)에는 소자분리막(205)에 의해 정의된 활성영역(206A, 206B)이 형성되어 있다. 메모리셀영역(201)에 형성된 활성영역(206A)과 주변회로영역(202)에는 형성된 활성영역(206B)은 그 크기 및 모양이 서로 다를 수 있다.
셀영역(202)에서는 활성영역(206A)과 소자분리막(205)을 식각하여 형성된 트렌치 내부를 매립하는 매립게이트(207)가 복수개 형성된다. 매립게이트(207)는 활 성영역(206A)을 가로지르는 형태이면서 소자분리막(205)도 가로지르도록 연장된다.
산화방지펜스(203)는 주변회로영역(202)과 메모리셀영역(201)의 경계지역에 형성된다.
도 2c는 도 2b의 B-B'선에 따른 단면도이고, 도 2d는 도 2b의 C-C'선에 따른 단면도이다.
도 2c 및 도 2d를 참조하면, 메모리셀영역(201)과 주변회로영역(202)이 구분된 반도체기판(21)이 형성된다. 메모리셀영역(201)과 주변회로영역(202)에는 각 영역에 형성되는 소자들의 분리를 위한 소자분리막(205)이 형성되어 있다. 소자분리막(205)에 의해 각 영역에는 복수의 활성영역(206A, 206B)이 정의된다.
메모리셀영역(201)에서는 활성영역(206A)과 소자분리막(205)을 동시에 식각되어 트렌치(26A, 26B)가 형성되고, 트렌치(26A, 26B)를 일부 매립하는 매립게이트(207)가 형성된다. 이에 따라, 매립게이트(207)는 활성영역(206A)에 형성된 트렌치(26A)를 일부 매립하는 형태로 형성되면서 소자분리막(205)에 형성된 트렌치(26B)를 일부 매립하는 형태로 형성된다. 트렌치(26A, 26B)는 활성영역(206A)과 소자분리막(205)을 동시에 식각하여 형성되므로 동일 방향의 연장된 형태이나, 설명의 편의상 도면부호 '26A', '26B'로 구분한다. 한편, 소자분리막(205)에 형성된 트렌치(26B)가 활성영역(206A)에 형성된 트렌치(26A)보다 더 깊을 수 있다.
매립게이트(207) 상부에서 트렌치(26A, 26B)의 나머지를 갭필하는 층간절연막(28)이 형성된다. 매립게이트(207)와 트렌치(26A, 26B) 사이에는 셀게이트절연막(27)이 형성되어 있다.
매립게이트(207)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 매립게이트(207)의 시트저항(Rs)을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(207)는 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조일 수 있고, 여기서, 티타늄질화막은 원자층증착법을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함한다.
층간절연막(28)은 산화막 또는 질화막을 단층으로 사용할 수 있다. 산화막은 스핀온절연막(Spin On Dielectric; SOD), 특히 폴리실라잔(PSZ)을 원료로 하는 스핀온절연막(SOD)을 포함하고, 질화막은 실리콘질화막을 포함할 수 있다.
그리고, 메모리셀영역(201)에 인접하여 주변회로영역(202)이 배치되고, 메모리셀영역(201)을 에워싸는 산화방지펜스(Oxidation prevention Fense, 203)가 형성되어 있다. 여기서, 산화방지펜스(203)는 메모리셀영역과 주변회로영역의 경계지역에 형성된다. 다른 실시예에서, 산화방지펜스(203)는 주변회로영역(202)의 가장자리에 형성되어 메모리셀영역(201)을 에워싸는 형태가 될 수도 있다.
상술한 제1실시예에 따르면, 본 발명은 주변회로영역(202)에서 후속 열공정을 진행할 때 산화방지펜스(203)에 의해 매립게이트(207)가 열화되는 것을 방지할 수 있다.
도 3a는 본 발명의 제2실시예에 따른 메모리셀영역과 주변회로영역을 도시한 평면도이고, 도 3b는 메모리셀영역과 주변회로영역의 경계부분(도 3a의 A)을 도시 한 평면도이다.
도 3a를 참조하면, 메모리셀영역(201)과 주변회로영역(202)이 서로 이웃하여 배치되고, 메모리셀영역(201)을 에워싸는 산화방지펜스(203)가 형성되어 있으며, 메모리셀영역(201)을 덮는 산화방지막(204)이 형성되어 있다. 여기서, 산화방지펜스(203)는 주변회로영역(202)과 메모리셀영역(201)의 경계지역에 형성된다. 다른 실시예에서, 산화방지펜스(203)는 메모리셀영역(201)의 가장자리를 에워싸도록 주변회로영역에 형성될 수도 있다.
도 3b를 참조하면, 메모리셀영역(201)과 주변회로영역(202)에는 소자분리막(205)에 의해 정의된 활성영역(206A, 206B)이 형성되어 있다. 메모리셀영역(201)에 형성된 활성영역(206A)과 주변회로영역(202)에는 형성된 활성영역(206B)은 그 크기 및 모양이 서로 다를 수 있다.
셀영역(202)에서는 활성영역(206A)과 소자분리막(205)을 식각하여 형성된 트렌치 내부를 매립하는 매립게이트(207)가 복수개 형성된다. 매립게이트(207)는 활성영역(206A)을 가로지르는 형태이면서 소자분리막(205)도 가로지르도록 연장된다.
산화방지펜스(203)는 주변회로영역(202)과 메모리셀영역(201)의 경계지역에 형성된다.
도 3c는 도 3b의 B-B'선에 따른 단면도이고, 도 3d는 도 3b의 C-C'선에 따른 단면도이다.
도 3c 및 도 3d를 참조하면, 메모리셀영역(201)과 주변회로영역(202)이 구분된 반도체기판(21)이 형성된다. 메모리셀영역(201)과 주변회로영역(202)에는 각 영 역에 형성되는 소자들의 분리를 위한 소자분리막(205)이 형성되어 있다. 소자분리막(205)에 의해 각 영역에는 복수의 활성영역(206A, 206B)이 정의된다.
메모리셀영역(201)에서는 활성영역(206A)과 소자분리막(205)을 동시에 식각되어 트렌치(26A, 26B)가 형성되고, 트렌치(26A, 26B)를 일부 매립하는 매립게이트(207)가 형성된다. 이에 따라, 매립게이트(207)는 활성영역(206A)에 형성된 트렌치(26A)를 일부 매립하는 형태로 형성되면서 소자분리막(205)에 형성된 트렌치(26B)를 일부 매립하는 형태로 형성된다. 트렌치(26A, 26B)는 활성영역(206A)과 소자분리막(205)을 동시에 식각하여 형성되므로 동일 방향의 연장된 형태이나, 설명의 편의상 도면부호 '26A', '26B'로 구분한다. 한편, 소자분리막(205)에 형성된 트렌치(26B)가 활성영역(206A)에 형성된 트렌치(26A)보다 더 깊을 수 있다.
매립게이트(207) 상부에서 트렌치(26A, 26B)의 나머지를 갭필하는 층간절연막(28)이 형성된다. 매립게이트(207)와 트렌치(26A, 26B) 사이에는 셀게이트절연막(27)이 형성되어 있다.
매립게이트(207)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 매립게이트(207)의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(207)는 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조일 수 있고, 여기서, 티타늄질화막은 원자층증착법을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함한다.
층간절연막(28)은 산화막 또는 질화막을 단층으로 사용할 수 있다. 산화막은 스핀온절연막(SOD), 특히 폴리실라잔(PSZ)을 원료로 하는 스핀온절연막(SOD)을 포함하고, 질화막은 실리콘질화막을 포함할 수 있다.
그리고, 메모리셀영역(201)에 인접하여 주변회로영역(202)이 배치되고, 메모리셀영역(201)을 에워싸는 산화방지펜스(203)가 형성되어 있다. 여기서, 산화방지펜스(203)는 메모리셀영역(201)과 주변회로영역(202)의 경계지역에 형성된다. 다른 실시예에서, 산화방지펜스(203)는 주변회로영역(202)의 가장자리에 형성되어 메모리셀영역(201)을 에워싸는 형태가 될 수도 있다.
산화방지막(204)은 메모리셀영역(201)의 반도체기판(21)의 전면을 덮는 형태가 되는데, 이에 따라 후속 산화공정 등의 열공정시 매립게이트(207)가 열화되는 것을 방지한다. 바람직하게, 산화방지막(204)은 산소침투 방지효과가 큰 실리콘질화막 등의 질화막을 포함한다. 예를 들어, 산화방지막(204)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 실리콘질화막을 이용하여 형성하는 것이 바람직하다. 산화방지막(204)의 두께는 50～500Å으로 한다.
산화방지막(204)은 산화방지펜스(203)를 덮는 넓은 면적을 가질 수 있다. 즉, 산화방지막(204)은 주변회로영역(202)의 가장자리에 형성된 소자분리막(205)까지 끝단이 확장될 수 있다. 이에 따라, 산화방지막(204)이 메모리셀영역(201)은 물론 산화방지펜스(203)까지 충분히 덮게 되므로, 매립게이트(207)의 산화 방지 효과가 더욱 증대된다. 바람직하게, 산화방지막(204)의 끝단은 산화방지펜스(203)의 에지로부터 주변회로영역 방향으로 N의 폭만큼 확장될 수 있다. 여기서, N의 폭은 적 어도 1nm 이상으로 한다. 이와 같이, 산화방지막(204)이 산화방지펜스(203)를 덮어 확장되는 폭을 1nm 이상으로 하면, 산화방지막(204)과 산화방지펜스(203)의 경계면을 따라 산화제 등이 침투하는 것을 더욱 방지한다.
상술한 제2실시예에 따르면, 본 발명은 주변회로영역(202)에서 후속 열공정을 진행할 때 산화방지펜스(203)에 의해 매립게이트(207)가 열화되는 것을 방지할 수 있다. 아울러, 산화방지막(204)을 더 포함하므로써 매립게이트(207)의 열화를 더욱더 방지할 수 있다.
도 4a 내지 도 4f는 도 3b의 B-B'선에 따른 공정 단면도이고, 도 5a 내지 도 5f는 도 3b의 C-C'선에 따른 공정 단면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 메모리셀영역(201)과 주변회로영역(202)이 구분된 반도체기판(21) 상에 패드막(22)을 형성한다. 패드막(22)은 패드산화막과 패드질화막을 적층하여 형성할 수 있다.
이어서, 감광막을 이용하여 소자분리마스크(23)를 형성한다. 소자분리마스크(23) 형성시에 산화방지펜스를 형성하기 위한 펜스마스크(23A)를 동시에 형성해준다. 이때, 펜스마스크(23A)는 메모리셀영역(201)과 주변회로영역(202)의 경계지역에 형성하여 메모리셀영역(201)을 에워싸는 링(Ring) 형태가 된다. 다른 실시예에서, 펜스마스크(23A)는 주변회로영역(202)의 가장자리에 형성되어 메모리셀영역(201)을 에워싸는 링 형태가 될 수도 있다.
이어서, 소자분리마스크(23) 및 펜스마스크(23A)를 이용하여 패드막(22)을 식각하고, 연속해서 반도체기판(21)을 일정 깊이 식각한다. 이와 같은 일련의 공정 을 통해 반도체기판(21)에는 소자분리영역을 형성하기 위한 소자분리트렌치(Isolation trench, 24)가 형성된다. 아울러, 펜스마스크(23A)에 의해 주변회로영역(202)과 메모리셀영역(201)의 경계지역에는 산화방지펜스(203)가 형성된다. 산화방지펜스(203)는 반도체기판(21)과 동일 물질이므로, 반도체기판(21)이 실리콘기판이면 산화방지펜스(203)는 실리콘 펜스가 된다.
산화방지펜스(203)은 폭(D)은 1～300nm의 범위에서 자유롭게 설정할 수 있다. 예를 들어, 후속 주변회로영역(202)의 게이트산화 공정시 산화되는 것을 고려하여 그 두께를 설정할 수 있다. 후속 게이트산화공정에 의해 형성되는 게이트절연막의 두께가 1nm이면 산화방지펜스(203)의 폭은 적어도 1nm보다 더 큰 폭을 갖도록 한다. 바람직하게, 산화방지펜스(203)의 폭은 3～300nm의 범위를 갖는다.
도 4b 및 도 5b에 도시된 바와 같이, 소자분리마스크(23)를 제거한 후에 소자분리트렌치(24)를 갭필하도록 갭필절연막을 증착한다. 이후, CMP(Chemical Mechanical Polishing) 등의 평탄화 공정을 진행한 후 패드막(22)을 제거한다. 이에 따라 트렌치에 매립되는 소자분리막(205)이 형성된다. 소자분리막(205)으로 사용되는 갭필절연막은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(205)에 의해 메모리셀영역(201)과 주변회로영역(202)에 활성영역(206A, 206B)이 정의된다. 메모리셀영역(201)에 형성되는 활성영역(206A)과 주변회로영역(202)에 형성되는 활성영역(206B)은 그 형태, 크기 및 배열이 서로 다를 수 있다.
위와 같이, 소자분리막(205)을 형성한 후에 주변회로영역(202)와 메모리셀영 역(201)의 경계지역에 산화방지펜스(203)가 구축된다.
도 4c 및 도 5c에 도시된 바와 같이, 하드마스크막(25)을 식각장벽으로 이용한 식각공정을 통해 메모리셀영역(201)에 매립게이트가 매립될 매립트렌치(26A, 26B)를 형성한다. 이때, 매립트렌치(26A, 26B)는 활성영역(206A)은 물론 소자분리막(205)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 매립트렌치(26A, 26B)또한 라인형태이며, 매립트렌치(26A, 26B)의 라인형태에 의해 활성영역(206A)과 소자분리막(205)을 동시에 가로지르는 일정 깊이를 갖는다. 활성영역(206A)에 형성되는 매립트렌치(26A)와 소자분리막(205)에 형성되는 매립트렌치(26B)는 동일 방향의 연장된 형태이나, 설명의 편의상 도면부호 '26A', '26B'로 구분하기로 한다. 단, 활성영역(206A)과 소자분리막(205)간 식각선택비가 다르므로 소자분리막(205)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(205)에서 형성되는 매립트렌치(26B)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(206A)에 형성되는 매립트렌치(26A)의 깊이는 1000～1500Å이고, 소자분리막(205)에 형성되는 매립트렌치(26B)의 깊이는 1500～2000Å이다.
매립트렌치(26A, 26B)를 형성하기 위한 식각 공정은 하드마스크막(25)을 식각장벽으로 이용하는데, 하드마스크막(25)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(25)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(25)은 산화막과 질화막이 적층된 구조를 포함할 수 있다. 하드마스크막(25)을 패터닝한 후에는 감광막패턴을 스트립할 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 매립트렌치(26A, 26B)의 측벽 및 바닥 면에 셀게이트절연막(27)을 형성한다. 셀게이트절연막(27)은 매립트렌치(26A, 26B)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(21)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수도 있다.
이어서, 셀게이트절연막(27) 상에서 매립트렌치(26A, 26B)를 일부 매립하는 매립게이트(207)을 형성한 후, 매립게이트(207) 상부를 갭필하는 층간절연막(28)을 형성한다.
매립게이트(207)와 층간절연막(28)을 형성하는 방법은 다음과 같다.
먼저, 매립트렌치(26A, 26B)를 매립하도록 전면에 금속막을 증착한다. 이때, 금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 바람직하게, 금속막은 티타늄질화막(TiN)과 텅스텐막(W)을 적층하여 형성한다.
이어서, 금속막에 대해 하드마스크막(도 4c의 25)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한 다. 계속해서, 에치백(Etchback) 공정을 통해 금속막을 리세스시킨다. 이에 따라, 매립트렌치(26A, 26B)를 일부 매립하는 형태의 금속막이 잔류하며, 잔류하는 금속막은 매립게이트(207)가 된다. 매립게이트(207)는 500～1300Å의 높이를 가질 수 있다.
다음으로, 매립게이트(207) 상부를 갭필할 때까지 전면에 층간절연막(28)을 형성한 후 하드마스크막(도 4c의 25)의 표면이 드러나도록 평탄화시킨다. 이에 따라, 매립게이트(207) 상부에서 매립트렌치(26A, 26B)의 나머지를 갭필하는 형태의 층간절연막(28)이 잔류한다. 층간절연막(28)은 산화막 또는 질화막으로 형성할 수 있다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실라잔을 원료로 하는 스핀온절연막(SOD)을 포함하며, 질화막은 실리콘질화막을 포함할 수 있다. 또한, 층간절연막(28)은 질화막을 얇게 실링한 후에 산화막을 갭필하여 형성할 수도 있다.
다음으로, 하드마스크막(도 4c의 25)을 제거한다. 이때, 층간절연막(28)도 일부가 제거되어 높이가 낮아질 수 있다. 하드마스크막은 습식식각을 이용하여 제거할 수 있다.
도 4e 및 도 5e에 도시된 바와 같이, 층간절연막(28)을 포함한 반도체기판(21)의 전면에 산화방지막(204)을 형성한 후, 주변회로영역오픈마스크(Peripheral Open Mask, 도시 생략)를 이용하여 산화방지막(204)을 선택적으로 식각한다. 이에 따라, 메모리셀영역(201)의 상부를 덮는 산화방지막(204)이 잔류한다. 주변회로영역오픈마스크는 감광막을 이용하여 형성할 수 있다.
산화방지막(204)은 질화막으로 형성하며, 특히 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 실리콘질화막을 이용하여 형성하는 것이 바람직하다. 산화방지막(204)의 두께는 50～500Å으로 한다.
그리고, 주변회로영역에서 산화방지막을 제거하기 위해 습식식각 또는 건식식각을 적용할 수 있다.
상술한 산화방지막(204)은 메모리셀영역(201)의 전면을 덮는 형태가 되기 때문에, 후속하는 열공정으로부터 메모리셀영역(201) 및 매립게이트(207)를 보호할 수 있다. 예컨대, 산화방지막(204)은 후속하는 산화분위기의 열공정시 층간절연막(28)을 통과하여 확산하는 산화제를 억제하여 매립게이트(207)가 열화되는 것을 방지할 수 있다.
산화방지막(204)은 산화방지펜스(203)를 덮는 넓은 면적을 가질 수 있다. 즉, 산화방지막(204)은 주변회로영역(202)의 가장자리에 형성된 소자분리막(205)까지 끝단이 확장될 수 있다. 이에 따라, 산화방지막(204)이 메모리셀영역(201)은 물론 산화방지펜스(203)까지 충분히 덮게 되므로, 매립게이트(207)의 열화 방지 효과가 더욱 증대된다. 바람직하게, 산화방지막(204)의 끝단은 산화방지펜스(203)의 에지로부터 주변회로영역(202) 방향으로 N의 폭만큼 확장될 수 있다. 여기서, N의 폭은 적어도 1nm 이상으로 한다. 이와 같이, 산화방지막(204)이 산화방지펜스(203)를 덮어 확장되는 폭을 1nm 이상으로 하면, 산화방지막(204)과 산화방지펜스(203)의 경계면을 따라 산화제가 침투하는 것을 더욱 방지한다.
도 4f 및 도 5f에 도시된 바와 같이, 주변회로영역오픈마스크를 제거한 다음, 후속 열공공정을 진행한다.
예컨대, 후속 열공정은 주변회로영역의 트랜지스터를 위한 페리게이트절연막(29)을 형성하기 위한 게이트산화 공정을 포함할 수 있다.
위와 같은 페리게이트절연막(29) 형성시에 메모리셀영역(201)의 전면에는 산화방지막(204)이 덮혀 있으므로, 산화제가 층간절연막(28)으로 통과하지 못한다(도면부호 ① 참조). 이에 따라, 층간절연막(28) 아래의 매립게이트(207)가 산화되는 것을 방지할 수 있다.
아울러, 산화방지펜스(203)가 주변회로영역(202)과 메모리셀영역(201)의 경계지역에 구비되어 있으므로, 메모리셀영역(201)의 활성영역(206A) 및 소자분리막(205)을 통과하는 산화제의 확산을 방지할 수 있다(도면부호 ②, ③ 참조). 이에 따라, 소자분리막(205)에 형성된 매립게이트(207)가 산화되는 것을 방지한다.
페리게이트절연막(29)을 형성하는 산화공정 중에 소자분리막(205)에 인접하는 산화방지펜스(203)의 측벽이 일부 산화될 수 있으나, 페리게이트절연막(29)의 두께보다 더 두꺼운 선폭을 갖도록 산화방지펜스(203)를 형성하므로 산화공정이 완료된 후에도 여전히 산화방지펜스(203)가 일정 폭을 갖고 잔류할 수 있다.
상술한 바에 따르면, 본 발명은 메모리셀영역(201)의 전면을 덮는 산화방지막(204)을 형성하므로써 산화제가 층간절연막(28)을 통과하지 못하도록 하여 매립게이트(207)의 열화를 방지한다.
아울러, 메모리셀영역(201)을 에워싸도록 산화방지펜스(203)를 형성하므로써 소자분리막(205)을 통해 확산하는 산화제의 침투를 억제할 수 있다.
결국, 제2실시예는 산화방지막(204)과 산화방지펜스(203)를 형성하므로써 매립게이트(207)의 열화를 더욱 더 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1는 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.
도 2a는 본 발명의 제1실시예에 따른 메모리셀영역과 주변회로영역을 도시한 평면도.
도 2b는 메모리셀영역과 주변회로영역의 경계부분(도 2a의 A)을 도시한 평면도.
도 2c는 도 2b의 B-B'선에 따른 단면도.
도 2d는 도 2b의 C-C'선에 따른 단면도.
도 3a는 본 발명의 제2실시예에 따른 메모리셀영역과 주변회로영역을 도시한 평면도.
도 3b는 메모리셀영역과 주변회로영역의 경계부분(도 2a의 A)을 도시한 평면도.
도 3c는 도 3b의 B-B'선에 따른 단면도.
도 3d는 도 3b의 C-C'선에 따른 단면도.
도 4a 내지 도 4f는 도 3b의 B-B'선에 따른 공정 단면도.
도 5a 내지 도 5f는 도 3b의 C-C'선에 따른 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 27 : 셀게이트절연막
28 : 층간절연막 29 : 페리게이트절연막
201 : 메모리셀영역 202 : 주변회로영역
203 : 산화방지펜스 204 : 산화방지막
205 : 소자분리막 206A, 206B : 활성영역
207 : 매립게이트
Claims (39)
- 서로 이웃하는 제1영역과 제2영역;상기 제1영역에 형성된 매립게이트; 및상기 제1영역의 주변을 에워싸는 산화방지펜스를 포함하고,상기 산화방지펜스는 실리콘펜스인 반도체장치.
- 제1항에 있어서,상기 산화방지펜스는 상기 제1영역과 제2영역의 경계 지역에 형성되어 상기 제1영역을 에워싸는 형태인 반도체장치.
- 삭제
- 제1항에 있어서,상기 산화방지펜스의 폭은 1～300nm 범위를 갖는 반도체장치.
- 제1항에 있어서,상기 제1영역과 제2영역이 구분된 반도체기판;상기 반도체기판의 각 영역에 활성영역을 정의하는 소자분리막; 및상기 제1영역의 활성영역과 소자분리막에 형성된 트렌치를 더 포함하고, 상기 매립게이트는 상기 트렌치를 일부 매립하는 형태를 갖는반도체장치.
- 제5항에 있어서,상기 매립게이트 상에 갭필된 층간절연막을 더 포함하는 반도체장치.
- 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 있어서,상기 제1영역은 메모리셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치.
- 서로 이웃하는 제1영역과 제2영역;상기 제1영역에 형성된 매립게이트;상기 제1영역의 주변을 에워싸는 산화방지펜스; 및상기 산화방지펜스와 상기 제1영역의 상부를 덮는 산화방지막를 포함하는 반도체장치.
- 제8항에 있어서,상기 산화방지막의 끝단은 적어도 상기 산화방지펜스를 덮는 폭을 갖도록 상기 제2영역 방향으로 확장된 반도체장치.
- 제9항에 있어서,상기 산화방지막의 끝단은 상기 산화방지펜스를 덮으면서 상기 산화방지펜스의 에지로부터 상기 제2영역 방향으로 적어도 1nm 이상의 폭이 더 확장된 반도체장치.
- 제8항에 있어서,상기 산화방지막은 질화막을 포함하는 반도체장치.
- 제8항에 있어서,상기 산화방지펜스는 상기 제1영역과 제2영역의 경계 지역에 형성되어 상기 제1영역을 에워싸는 형태인 반도체장치.
- 제8항에 있어서,상기 산화방지펜스는 실리콘펜스인 반도체장치.
- 제8항에 있어서,상기 산화방지펜스의 폭은 1～300nm 범위를 갖는 반도체장치.
- 제8항에 있어서,상기 제1영역과 제2영역이 구분된 반도체기판;상기 반도체기판의 각 영역에 활성영역을 정의하는 소자분리막; 및상기 제1영역의 활성영역과 소자분리막에 형성된 트렌치를 더 포함하고, 상기 매립게이트는 상기 트렌치를 일부 매립하는 형태를 갖는반도체장치.
- 제15항에 있어서,상기 매립게이트 상에 갭필된 층간절연막을 더 포함하는 반도체장치.
- 제8항 내지 제16항 중 어느 한 항에 있어서,상기 제1영역은 메모리셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치.
- 서로 이웃하는 제1영역과 제2영역이 구분된 반도체기판을 준비하는 단계;상기 반도체기판을 식각하여 상기 제1영역의 주변을 에워싸는 산화방지펜스를 형성하는 단계; 및상기 제1영역에 매립게이트를 형성하는 단계를 포함하고,상기 산화방지펜스는 실리콘펜스를 포함하는 반도체장치 제조 방법.
- 제18항에 있어서,상기 산화방지펜스는,상기 제1영역과 제2영역의 경계지역에 형성하는 반도체장치 제조 방법.
- 삭제
- 제18항에 있어서,상기 산화방지펜스의 폭은 1～300nm 범위를 갖는 반도체장치 제조 방법.
- 제18항에 있어서,상기 산화방지펜스를 형성하는 단계는,상기 반도체기판을 식각하여 상기 산화방지펜스를 형성함과 동시에 소자분리트렌치를 형성하는 단계; 및상기 소자분리트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제22항에 있어서,상기 산화방지펜스와 소자분리트렌치를 동시에 형성하는 단계는,상기 반도체기판 상에 패드막을 형성하는 단계;상기 패드막 상에 상기 제1영역과 제2영역의 경계지역의 상부를 덮는 펜스마스크가 결합된(Merged) 소자분리마스크를 형성하는 단계;상기 소자분리마스크를 식각장벽으로 패드막을 식각하는 단계; 및상기 소자분리마스크를 식각장벽으로 상기 패드막 식각후 노출된 반도체기판을 식각하는 단계를 포함하는 반도체장치 제조 방법.
- 제22항에 있어서,상기 매립게이트를 형성하는 단계는,상기 제1영역에 형성된 소자분리막에 의해 정의되는 활성영역과 상기 소자분리막을 식각하여 매립트렌치를 형성하는 단계;상기 매립트렌치를 매립하도록 전면에 금속막을 증착하는 단계; 및상기 금속막에 대해 평탄화공정 및 리세스공정을 순차적으로 진행하는 단계를 포함하는 반도체장치 제조 방법.
- 제24항에 있어서,상기 매립게이트를 형성하는 단계 이후에,상기 매립게이트 상에 층간절연막을 갭필하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제18항, 제19항, 제21항, 제22항, 제23항, 제24항 또는 제25항 중 어느 한 항에 있어서,상기 제1영역은 메모리셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치 제조 방법.
- 서로 이웃하는 제1영역과 제2영역이 구분된 반도체기판을 준비하는 단계;상기 반도체기판을 식각하여 상기 제1영역의 주변을 에워싸는 산화방지펜스를 형성하는 단계;상기 제1영역에 매립게이트를 형성하는 단계; 및상기 산화방지펜스와 제1영역의 상부를 덮는 산화방지막을 형성하는 단계을 포함하는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지펜스는,상기 제1영역과 제2영역의 경계지역에 형성하는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지펜스는 실리콘펜스를 포함하는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지펜스의 폭은 1～300nm 범위를 갖는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지막의 끝단은 적어도 상기 산화방지펜스를 덮는 폭을 갖도록 상기 제2영역 방향으로 확장하여 형성하는 반도체장치 제조 방법.
- 제31항에 있어서,상기 산화방지막의 끝단은 상기 산화방지펜스를 덮으면서 상기 산화방지펜스의 에지로부터 상기 제2영역 방향으로 적어도 1nm 이상의 폭이 더 확장하여 형성하는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지펜스를 형성하는 단계는,상기 반도체기판을 식각하여 상기 산화방지펜스를 형성함과 동시에 소자분리트렌치를 형성하는 단계; 및상기 소자분리트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제33항에 있어서,상기 산화방지펜스와 소자분리트렌치를 동시에 형성하는 단계는,상기 반도체기판 상에 패드막을 형성하는 단계;상기 패드막 상에 상기 제1영역과 제2영역의 경계지역의 상부를 덮는 펜스마스크가 결합된(Merged) 소자분리마스크를 형성하는 단계;상기 소자분리마스크를 식각장벽으로 패드막을 식각하는 단계; 및상기 소자분리마스크를 식각장벽으로 상기 패드막 식각후 노출된 반도체기판을 식각하는 단계를 포함하는 반도체장치 제조 방법.
- 제33항에 있어서,상기 매립게이트를 형성하는 단계는,상기 제1영역에 형성된 소자분리막에 의해 정의되는 활성영역과 상기 소자분 리막을 식각하여 매립트렌치를 형성하는 단계;상기 매립트렌치를 매립하도록 전면에 금속막을 증착하는 단계; 및상기 금속막에 대해 평탄화공정 및 리세스공정을 순차적으로 진행하는 단계를 포함하는 반도체장치 제조 방법.
- 제35항에 있어서,상기 매립게이트를 형성하는 단계 이후에,상기 매립게이트 상에 층간절연막을 갭필하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제27항에 있어서,상기 산화방지막을 형성하는 단계는,상기 반도체기판의 전면을 덮는 상기 산화방지막용 물질을 형성하는 단계;상기 제1영역을 덮고 상기 제2영역을 오픈시키는 마스크를 형성하는 단계; 및상기 마스크를 이용하여 상기 제2영역의 산화방지막용 물질을 식각하는 단계를 포함하는 반도체장치 제조 방법.
- 제37항에 있어서,상기 산화방지막용 물질은 질화막을 포함하는 반도체장치 제조 방법.
- 제27항 내지 제38항 중 어느 한 항에 있어서,상기 제1영역은 메모리셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치 제조 방법.
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