KR20080016327A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 활성 영역과 소자분리막의 경계부에 발생하는 모우트로 인한 소자 특성 열화를 방지하는데 적합한 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자는 기판에 활성 영역을 정의하기 위해 형성된 소자분리막; 상기 소자분리막과 상기 활성 영역의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 상기 활성 영역 가장자리부의 상기 기판 내부에 형성된 절연막; 및 상기 활성 영역의 기판에 형성된 트랜지스터를 포함하며, 이에 따라 본 발명은 소자분리막으로부터 활성 영역 쪽으로 일정 거리 이격된 절연막이 소자분리 기능을 하게되므로, 모우트가 발생되더라도 모우트에 전혀 영향을 받지 않게 할 수 있고, 모우트 깊이에 따라 변하는 문턱전압을 제어할 수 있고, 보론 침투 현상을 감소시킬 수 있는 효과가 있으며, 플래너 게이트를 주로 사용하는 주변회로영역에서 핫캐리어효과를 효과적으로 개선할 수 있다.
모우트, 소자분리막, 핫캐리어효과, 채널 길이

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구조를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4는 본 발명의 실시예를 적용한 도면.
도 5는 종래 기술(a)과 본 발명(b)을 비교한 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 트렌치
23 : 측벽 산화막 24 : 라이너 질화막
25 : 소자분리막 26 : 활성 영역
27 : 폴리실리콘막 28 : 포토레지스트 패턴
29 : 홈 30 : 산화막
31 : 절연막 32 : 게이트 절연막
33 : 게이트 전도막 34 : 게이트 하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리막 경계면에 형성된 모우트(Moat)의 영향을 방지하는 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 제조 시 트랜지스터나 캐패시터 등과 같은 개별 소자들 사이를 전기적으로 서로 분리하기 위하여 소자분리기술을 사용한다.
소자분리 방법으로서 가장 널리 알려진 방법은 로코스(Local Oxidation of Silicon; LOCOS) 기술과, STI (Shallow Trench Isolation) 기술이다.
로코스 공정은 소자가 형성될 활성영역의 기판상에 질화막 마스크패턴을 형성하고 이를 마스크로 하여 실리콘기판을 열산화시키는 방법으로서 비교적 면적이 크고 경계면에 발생되는 버즈빅(bird's beak) 등의 문제로 인하여 고집적 소자에 적용하는데 한계가 있다.
따라서, 최근 고집적 메모리 소자 등에서는 기판에 얕은 깊이의 트렌치를 형성하고 이 트렌치에 산화막을 매립시켜 소자분리 영역을 형성하는 STI 기술을 적용하고 있다.
도 1a 내지 도 1c는 STI 기술을 적용한 종래기술에 따른 소자분리 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘과 같은 반도체 기판(10) 상에 산화막(11) 및 질화 막(12)을 순차적으로 증착한 후, 소자분리 마스크 및 식각 공정으로 질화막(12) 및 산화막(11)을 패터닝하여 기판(10)의 소자분리영역을 노출시킨다.
여기서, 산화막(11)은 기판(10)과 질화막(12)의 직접 접촉으로 인한 스트레스를 방지하기 위한 버퍼층으로서 작용하고, 질화막(12)은 트렌치 식각 마스크 및 후속 공정인 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정시 식각정지막으로서 작용한다.
그 다음, 노출된 기판(10)을 소정 깊이 식각하여 트렌치를 형성하고, 트렌치 측벽에 측벽산화막(wall oxide, 13)의 개재하에 라이너 질화막(liner nitride, 14)을 형성한다. 여기서, 라이너 질화막(nitride, 14)은 보론 격리(boron segregation) 현상 등을 억제하여 소자특성을 개선하기 위하여 형성된다. 그후, 라이너 질화막(14)이 형성된 트렌치를 완전히 매립하도록 기판 전면 상에 소자분리산화막(15)을 갭필(gap fill)한다.
이후, 도 1b와 같이, 질화막(12) 표면이 노출되도록 소자분리산화막(15)이 증착된 기판의 전면을 CMP한다.
이후, 도 1c와 같이 습식식각에 의해 질화막(12)을 제거하는 바, 라이너 질화막(14) 역시 상단부가 일부 식각된다.
이와 같이, 종래기술에 따른 소자분리 방법은, 소자특성 개선을 위하여 트렌치 측벽에 라이너 질화막(14)을 사용하고 있으나, 라이너질화막(14)이 패드질화막(12)의 습식식각시에 다량 손실되어, 도 1c에 도시된 바와 같이, 활성영역과의 경계부분에서 갭필용 산화막(15)의 손실을 야기시켜 모트(moat)를 유발한다.
그러나, 상술한 종래 기술에서 패드 질화막 제거시 사용하는 식각 케미컬인 인산 용액에 대한 질화막과 산화막의 식각 선택비는 50:1 정도로 매우 큰 차이가 있다. 따라서, 활성 영역 상에서 측벽 산화막(12)이 제거되는 동안 측벽 산화막(12) 상의 라이너 질화막(13)이 과도하게 식각될 수 밖에 없다. 이러한 라이너 질화막(13)의 과도한 식각은 후속 세정(Cleaning) 공정시 트렌치(12) 가장 자리인 라이너 산화막과 갭필 산화막의 손실을 유발하여 깊은 모우트(A)를 유발한다. 모우트(A)는 깊이에 따라 문턱 전압이 변화하는데, 모우트(A)가 깊을수록 문턱 전압은 감소하며 보론 침투(Boron penetration)도 쉽게 발생한다. 예컨대, 주변회로영역의 PMOS 트랜지스터는 보론이 도핑되어 있는데, 모우트를 통한 보론 침투로 인하여 원하는 트랜지스터 특성을 구현하는데 어려움을 준다.
또한, 모우트로 인하여 핫캐리어효과(Hot carrier effect)가 발생한다. 핫캐리어효과는 다음과 같이 설명할 수 있다. 트랜지스터에 인가되는 전압은 일정하고 채널의 길이가 짧아지게 되면, 트랜지스터의 드레인(Drain) 영역의 끝 부분에는 강한 전기장이 인가되어, 이 영역을 통과하는 전하는 큰 에너지를 얻게 되는데, 이와 같이 강한 전기장에 의해 큰 에너지를 갖게 된 전하는 격자와 충돌전리(impact ionization)를 이르켜 전자-정공 쌍을 발생시킨다. 이렇게 생성된 정공은 큰 기판 전류를 형성하게 되고, 전자는 트랜지스터의 게이트 절연막에 포획(trap)되거나 기판 내부로 침투하여 소자의 전기적인 특성을 열화시키는 문제가 있다. 이러한 핫캐리어효과는 주로 플래너 게이트를 사용하는 주변회로영역에서 주로 발생되며, 그 중 PMOS가 가장 심하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 활성 영역과 소자분리막의 경계부에 발생하는 모우트로 인한 소자 특성 열화를 방지하는데 적합한 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 반도체 소자는, 기판에 활성 역역을 정의하기 위해 형성된 소자분리막, 상기 소자분리막과 상기 활성 영역의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 상기 활성 영역 가장자리부의 상기 기판 내부에 형성된 절연막, 및 상기 활성 영역의 기판에 형성된 트랜지스터를 포함한다.
또한, 본 발명의 반도체 소자의 제조 방법은 기판에 활성 영역을 정의하기 위한 소자분리막을 형성하는 단계, 상기 소자분리막과 상기 활성 영역의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 상기 활성 영역 가장자리부의 상기 기판 내부에 절연막을 형성하는 단계, 및 상기 활성 영역의 기판에 트랜지스터를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 2를 참조하면, 기판(21)에 활성 영역(26)을 정의하기 위해 형성된 소자분리막(25)과 소자분리막(25)과 활성 영역(26)의 경계부에 존재하는 모우트(M)의 영향을 제거하기 위하여 활성 영역(26) 가장자리부의 기판(21) 내부에 형성된 절연막(31)과 활성 영역(26)의 기판(21)에 형성된 트랜지스터(RG)를 포함한다.
이를 참조하면, 소자분리막(25)과 활성 영역(26)의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 활성 영역(26)의 가장자리부의 기판(21) 내부에 절연막(31)이 형성되어 있다. 이 절연막(31)이 소자분리막(25)과 활성 영역(26)의 경계부에 모우트(M)로 인해 얇아진 측벽 산화막(23)의 역할을 보상할 수 있고, 모우트(M)로 인해 발생하는 소자 특성 열화를 방지할 수 있다. 한편, 미설명 부호 22는 트렌치, 24는 라이너 질화막, 32는 게이트 절연막, 33은 게이트 폴리실리콘막, 34는 게이트 하드마스크를 나타내며, 도면에서 트랜지스터는 리세스 게이트만 나타냈지만 주변회로영역에는 플래너 게이트(도시하지 않음)를 형성한다.
이하, 상기한 구조를 가지는 반도체 소자를 제조하기 위한 제조 방법을 알아본다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 트렌치(22)를 형 성한다. 트렌치(22)를 형성하기 위한 구체적인 과정을 살펴보면 반도체 기판(21) 상에 패드 산화막과 패드 질화막을 차례로 증착한다. 그리고 나서, 패드 질화막의 소정 영역 상에 포토레지스트 패턴을 형성하고, 이를 식각 베리어로 패드 질화막과 패드 산화막을 차례로 식각하여 트렌치 마스크(도시하지 않음)를 형성한다. 이후, 포토레지스트 패턴은 스트립(strip)한다.
이어서, 트렌치 마스크를 식각베리어로 반도체 기판(21)을 식각하여 트렌치(22)를 형성한다. 다음으로, 트렌치 식각시 발생한 트렌치(22) 내부의 식각 데미지를 보상하기 위한 측벽 산화(Side wall oxidation) 공정을 실시하여 트렌치(22) 표면을 따라 측벽 산화막(23)을 형성한다.
계속해서, 측벽 산화막(23)이 형성된 트렌치(22)와 반도체 기판(21)을 따라 라이너 질화막(24)을 증착한다. 이어서, 반도체 기판(21)의 전면에 갭필 절연막을 증착하여 트렌치(22)를 모두 매립한다. 다음으로, 트렌치 마스크를 식각 베리어로 화학적기계적연마(Chemical Mechanical Polishing) 또는 전면 식각(Etch back)을 실시하여 소자분리막(25)을 형성한다. 소자분리막(25)에 의해 활성 영역(26)이 정의된다. 소자분리막(25) 공정에서 모우트(M)가 발생하게 된다.
도 3b에 도시된 바와 같이, 인산 용액(H3PO4)을 사용하여 활성 영역(26) 상에 잔류하는 트렌치 마스크의 패드 질화막을 제거하고 불산 용액(HF)을 사용하여 패드 산화막을 제거한다. 이어서, 반도체 기판(21)의 전면에 하드마스크용 폴리실리콘막(27)을 증착한다. 그리고, 하드마스크용 폴리실리콘막(27)의 소정 영역 상에 포토레지스트 패턴(28)을 형성한다.
도 3c에 도시된 바와 같이, 포토레지스트 패턴(28)으로 하드마스크용 폴리실리콘막(27)을 식각하여 폴리실리콘 하드마스크(27A)를 형성한다. 이 때, 포토레지스트 패턴(28)이 일부 두께 식각될 수 있다. 계속해서, 폴리실리콘 하드마스크(27A)를 식각 베리어로 소자분리막(26)과 활성 영역(25)의 경계부에서 활성 영역(25)쪽으로 5∼100Å 이격된 거리(W)의 활성 영역(26)을 식각하여 3∼20Å 선폭(CD)을 가지는 홈(29)을 형성한다. 이 때, 홈(29)은 후속 공정에서 모우트로 인해 측벽 산화막(23)의 얇아지거나 식각되는 현상에 따른 소자분리막(26)의 절연 특성을 보상을 위해 핀 구조로 형성하는 것이다. 홈(29)을 형성한 후, 포토레지스트 패턴(28)은 스트립한다.
도 3d에 도시된 바와 같이, 폴리실리콘 하드마스크를 제거한 후 산화 공정(Oxidation)을 실시하여 식각 손상을 회복시키기 위해 반도체 기판(21)의 전면에 산화막(30)을 형성한다. 그리고 나서, 산화막(30)이 형성된 홈(29)에 절연막을 증착하여 홈(29)을 완전히 매립한다. 또는, 산화 공정을 통해 홈(29)을 완전히 매립할 수도 있다.
도 3d와 점선 내부에 도시된 도면을 참조하면, 소자분리막(25)과 활성 영역(26)의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 활성 영역(26) 가장 자리부의 반도체 기판(21) 내부에 절연막(31)을 형성하므로 모우트(M)에 의해 얇아진 측벽 산화막(23)으로 보론이 빠져나가는 것을 방지할 수 있다. 또한 활성 영역(26)의 측벽 산화막(23)에 전자가 트랩되는 것을 방지할 수 있다.
도 4는 본 발명의 실시예를 적용한 도면이다.
도 4를 참조하면, 셀영역과 주변회로영역의 정의된 반도체 기판(21)에 소자분리막(25)을 형성하여 활성 영역(26)을 정의한다. 소자분리막(25) 내부에는 측벽 산화막(23)과 라이너 질화막(24)이 적층되어 있다. 이 때, 도면에 도시되지 않았지만 소자분리막(25) 형성시 소자분리막(25)과 활성 영역(26)의 경계부에 모우트가 발생할 수 있다. 따라서, 활성 영역(26)의 가장자리부를 선택적으로 식각하여 홈(29)을 형성한 다음 절연막(31)을 매립하여 모우트로 인해 측벽 산화막(23)이 손상되는 것을 보호할 수 있다. 따라서, 모우트로 인한 핫캐리어효과, 보론 침투 및 전자 트랩과 같은 문제를 개선할 수 있다.
계속해서, 셀영역의 반도체 기판(21)의 활성 영역(26)을 선택적으로 식각하여 리세스(R)를 형성한다. 다음으로, 셀영역과 주변회로영역을 포함한 반도체 기판(21)의 전면에 게이트 절연막(32)을 증착한다. 이어서, 게이트 절연막(32) 상에 게이트 전도막(33)과 게이트 하드마스크(34)가 적층된 게이트 라인을 형성한다. 이 때, 셀영역에는 리세스 게이트(RG)가 형성되고 주변회로영역에는 통상의 플래너 게이트(G)가 형성된다.
도 5는 종래 기술(a)과 본 발명(b)을 비교한 레이아웃도이다.
도 5를 참조하면, 종래 기술(a)에서 소자분리막(15)과 활성 영역(16)의 경계부에 모우트(M)가 발생한 것을 알 수 있다. 반면에, 본 발명(b)에서 소자분리막(25)과 활성 영역(26)의 경계부에 존재하는 모우트(M)의 영향을 제거하기 위하여 활성 영역(26) 가장자리부의 반도체 기판(21) 내부에 절연막(31)이 매립되어 있으 므로, 보론 침투 및 핫캐리어효과를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막으로부터 활성 영역 쪽으로 일정 거리 이격된 절연막이 소자분리 기능을 하게되므로, 모우트가 발생되더라도 모우트에 전혀 영향을 받지 않게 할 수 있다.
또한, 모우트 깊이에 따라 변하는 문턱 전압을 제어할 수 있고, 보론 침투 현상을 감소시킬 수 있는 효과가 있다.
또한, 플래너 게이트를 주로 사용하는 주변회로영역에서 핫캐리어효과를 효과적으로 개선할 수 있다.

Claims (8)

  1. 기판에 활성 영역을 정의하기 위해 형성된 소자분리막;
    상기 소자분리막과 상기 활성 영역의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 상기 활성 영역 가장자리부의 상기 기판 내부에 형성된 절연막; 및
    상기 활성 영역의 기판에 형성된 트랜지스터
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연막은,
    상기 소자분리막과 상기 활성 영역의 경계부에서 상기 활성 영역 쪽으로 5∼100Å 이격되며 3∼20Å의 선폭을 갖는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 절연막은,
    상기 기판 표면으로부터 5∼300Å 깊이로 형성하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 트랜지스터는,
    리세스 게이트 또는 플래너 게이트로 형성하는 반도체 소자의 제조 방법.
  5. 기판에 활성 영역을 정의하기 위한 소자분리막을 형성하는 단계;
    상기 소자분리막과 상기 활성 영역의 경계부에 존재하는 모우트의 영향을 제거하기 위하여 상기 활성 영역 가장자리부의 상기 기판 내부에 절연막을 형성하는 단계; 및
    상기 활성 영역의 기판에 트랜지스터를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 기판 상에 활성 영역의 가장자리부를 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 활성 영역 가장자리부의 상기 기판을 식각하여 홈을 형성하는 단계; 및
    상기 홈에 상기 절연막을 매립하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 절연막을 매립하는 단계 이전에 상기 홈이 형성된 기판의 식각 손상을 치유시키기 위한 산화 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 홈에 상기 절연막을 매립하는 단계는,
    산화 공정에 의해 구현하는 반도체 소자의 제조 방법.
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