KR20120030730A - 매립게이트를 구비한 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 매립게이트를 구비한 반도체 장치에 관한 것으로, 기판에 형성된 복수개의 트렌치; 상기 트렌치를 일부 매립하고, 양측 가장자리 표면이 중심부 표면보다 낮은 게이트전극; 상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막; 및 상기 트렌치 사이의 상기 기판에 접하는 콘택플러그를 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 게이트전극이 중심부 표면보다 양측 가장자리의 표면이 더 낮은 구조를 가짐으로써, 콘택플러그 형성공정시 오정렬이 발생하더라도 콘택플러그와 게이트전극 사이에 쇼트가 발생하는 것을 방지함과 동시에 게이트전극의 저항이 증가하는 것을 최소화시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성하여 복수개의 활성영역(13)을 정의한 후에 기판(11)을 선택적으로 식각하여 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 트렌치(14)를 형성한다.
다음으로, 활성영역(13)에 형성된 트렌치(14) 표면 상에 게이트절연막(15)을 형성한 후에 트렌치(14)를 완전히 매립하도록 기판(11) 전면에 게이트도전막(16)을 형성한다.
도 1b에 도시된 바와 같이, 게이트도전막(16)에 대한 전면식각공정(101)을 실시하여 트렌치(14)를 일부 매립하는 게이트전극(16A)을 형성한다. 이때, 전면식각공정(101)은 에치백(etchback)으로 실시한다.
도 1c에 도시된 바와 같이, 게이트전극(16A) 상에 나머지 트렌치(14)를 매립하는 실링막(17)을 형성한 다음, 기판(11) 전면에 층간절연막(18)을 형성한다.
다음으로, 층간절연막(18)을 선택적으로 식각하여 활성영역(13)의 가장자리를 오픈하는 스토리지노드콘택홀(19)을 형성한 후에 스토리지노드콘택홀(19)에 도전물질을 매립하여 스토리지노드콘택플러그(20)를 형성한다.
하지만, 종래기술은 스토리지노드콘택홀(19) 형성공정시 오정렬이 발생할 경우에 스토리지노드콘택플러그(20)와 게이트전극(16A) 사이에 쇼트가 발생하는 문제점이 있다.
한편, 게이트전극(16A)의 높이를 감소시켜 실링막(17)의 두께를 증가시키면 상술한 문제점을 개선할 수 있으나, 실링막(17)의 두께를 증가시키기 위하여 게이트전극(16A)의 높이를 감소시키면 게이트전극(16A) 즉, 워드라인의 저항이 증가하여 반도체 장치의 동작특성이 열화되는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치에서 스토리지노드콘택플러그 형성공정시 오정렬이 발생하더라도 게이트전극과 스토리지노드콘택플러그 사이의 쇼트를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 복수개의 트렌치; 상기 트렌치를 일부 매립하고, 양측 가장자리 표면이 중심부 표면보다 낮은 게이트전극; 상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막; 및 상기 트렌치 사이의 상기 기판에 접하는 콘택플러그를 포함하는 반도체 장치를 제공한다.
상기 기판에 형성되어 복수개의 활성영역을 정의하는 소자분리막을 더 포함하고, 상기 트렌치는 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 구조를 가질 수 있다. 그리고, 상기 콘택플러그는 스토리지노드콘택플러그를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 복수개의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 상기 게이트전극을 선택적으로 식각하여 상기 게이트전극의 양측 가장자리 표면을 중심부 표면보다 낮게 형성하는 단계; 상기 게이트전극 상에 나머지 트렌치를 매립하는 실링막을 형성하는 단계;및 상기 트렌치 사이의 기판에 접하는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 게이트전극을 선택적으로 식각하는 단계는, 노출된 상기 트렌치 양측벽에 희생막을 형성하는 단계; 상기 희생막 사이를 매립하는 하드마스크막을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 하드마스크막을 식각장벽으로 상기 게이트전극을 소정 두께 식각하는 단계를 포함할 수 있다. 상기 희생막은 스페이서 형태로 형성할 수 있다. 그리고, 상기 희생막과 상기 하드마스크막은 식각선택비를 갖는 물질로 형성할 수 있다.
상기 트렌치를 형성하기 이전에 상기 기판에 소자분리막을 형성하여 복수의 활성영역을 정의하는 단계를 더 포함하고, 상기 트렌치는 상기 활성영역과 상기 소자분리막을 동시에 가로지르도록 형성할 수 있다. 그리고, 상기 콘택플러그는 스토리지노드콘택플러그를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 게이트전극이 중심부 표면보다 양측 가장자리의 표면이 더 낮은 구조를 가짐으로써, 콘택플러그 형성공정시 오정렬이 발생하더라도 콘택플러그와 게이트전극 사이에 쇼트가 발생하는 것을 방지함과 동시에 게이트전극의 저항이 증가하는 것을 최소화시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 스토리지노드콘택플러그 형성공정시 오정렬이 발생하더라도, 게이트전극과 스토리지노드콘택플러그 사이의 쇼트를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 2는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31)에 형성된 소자분리막(32)에 의하여 정의된 복수개의 활성영역(33), 기판(31)에 형성되어 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 복수개의 트렌치(34), 트렌치(34)를 일부 매립하고 양측 가장자리 표면이 중심부 표면보다 낮은 게이트전극(36B), 게이트전극(36B) 상에서 나머지 트렌치(34)를 매립하는 실링막(39), 기판(31) 전면에 형성된 층간절연막(40), 층간절연막(40)을 관통하여 트렌치(34) 사이의 기판(31)에 접하는 콘택플러그(42)를 포함한다. 게이트전극(36B)과 트렌치(34) 사이에는 게이트절연막(35)이 개재되어 있고, 콘택플러그(42)는 스토리지노드콘택플러그일 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 게이트전극(36B)이 중심부 표면보다 양측 가장자리의 표면이 더 낮은 구조를 갖기 때문에 도면부호 'A'와 같이 콘택플러그(42) 형성공정시 오정렬이 발생하더라도 콘택플러그(42)와 게이트전극(36B) 사이에 쇼트가 발생하는 것을 방지할 수 있다. 이는 게이트전극(36B) 형상에 따라 트렌치(34)를 매립하는 실링막(39)은 트렌치(34) 양측 가장자리에 형성되는 실링막(39)의 두께가 트렌치(34) 중심부에 형성된 실링막(39)의 두께보다 상대적으로 두껍기 때문이다.
또한, 본 발명은 게이트전극(36B)이 중심부 표면보다 양측 가장자리의 표면이 더 낮은 구조를 갖기 때문에 국부적으로 실링막(39)의 두께를 증가시켜 콘택플러그(42)와 게이트전극(36B) 사이의 쇼트를 방지함과 동시에 게이트전극(36B)의 저항이 증가하는 것을 최소화시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 복수개의 활성영역(33)을 정의한다. 소자분리막(32)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있고, 활성영역(33)은 사선방향으로 배치된 구조를 가질 수 있다.
다음으로, 기판(31)을 선택적으로 식각하여 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 복수개의 트렌치(34)를 형성한다.
다음으로, 트렌치(34) 표면 상에 게이트절연막(35)을 형성한다. 게이트절연막(35)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다. 열산화법을 사용하여 게이트절연막(35)을 형성한 경우에는 도면에 도시된 바와 같이, 활성영역(33)에 형성된 트렌치(34) 표면상에만 게이트절연막(35)이 형성된 구조를 가질 수 있다.
다음으로, 트렌치(34)를 완전히 매립하도록 기판(31) 전면에 게이트도전막(36)을 형성한다.
도 3b에 도시된 바와 같이, 게이트도전막(36)에 대한 1차 전면식각공정(201)을 실시하여 트렌치(34)를 일부 매립하는 게이트전극(36A)을 형성한다. 이때, 1차 전면식각공정(201)은 에치백(etchback)을 사용하여 실시할 수 있다.
도 3c에 도시된 바와 같이, 게이트전극(36A)으로 인해 노출된 트렌치(34) 양측벽에 희생막(37)을 형성한다. 이때, 희생막(37)은 스페이서 형태를 가질 수 있다. 그리고, 희생막(37)은 기형성된 구조물 즉, 기판(31), 소자분리막(32), 게이트절연막(35) 및 게이트전극(36A)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
스페이서 형태를 갖는 희생막(37)은 게이트전극(36A)이 형성된 구조물 표면을 따라 일정한 두께로 소정의 물질막을 형성한 다음에 물질막에 대한 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 3d에 도시된 바와 같이, 트렌치(34) 내 희생막(37) 사이를 매립하는 하드마스크막(38)을 형성한다. 하드마스크막(38)은 기형성된 구조물 즉, 기판(31), 소자분리막(32), 게이트절연막(35), 게이트전극(36A) 및 희생막(37)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
하드마스크막(38)은 희생막(37) 사이를 매립하도록 기판(31) 전면에 소정의 물질막을 증착한 후에 기판(31) 표면에 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 평탄화공정은 하드마스크막(38)에 대한 전면식각공정(예컨대, 에치백) 또는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 3e에 도시된 바와 같이, 희생막(37)을 제거하여 게이트전극(36A)의 양측 가장자리를 노출시킨다. 이때, 희생막(37)은 기형성된 구조물이 손상되는 것을 방지하기 위하여 습식식각법을 사용하여 제거한다. 일례로, 하드마스크막(38)을 산화막으로 형성하고, 희생막(37)을 질화막으로 형성한 경우에는 인산용액을 사용하여 희생막(37)을 제거할 수 있다.
다음으로, 하드마스크막(38)을 식각장벽으로 게이트전극(36A)에 대한 2차 전면식각공정(202)을 실시하여 노출된 게이트전극(36A) 양측 가장자리를 소정 두께 식각한다. 이하, 게이트전극(36A)의 양측 가장자리가 소정 두께 식가함에 따라 양측 가장지리 표면이 중심부 표면보다 낮은 게이트전극(36A)의 도면부호를 '36B'로 변경하여 표기한다.
여기서, 게이트전극(36B)의 양측 가장자리를 소정 두께 식각하는 이유는 후속 스토리지노드콘택플러그 형성공정시 오정렬이 발생하더라도 게이트전극(36B) 양측 가장자리에 형성될 실링막의 두께를 증가시켜 스토리지노드콘택플러그와 게이트전극(36B) 사이에 쇼트가 발생하는 것을 방지함과 동시에 게이트전극(36B)의 저항이 증가하는 것을 최소화시키기 위함이다.
도 3f에 도시된 바와 같이, 하드마스크막(38)을 제거한 이후에 게이트전극(36B) 상에 나머지 트렌치(34)를 매립하는 실링막(39)을 형성한다. 이때, 트렌치(34) 양측 가장자리에 형성된 실링막(39)의 두께가 트렌치(34) 중심부에 형성된 실링막(39)의 두께보다 더 두껍다. 한편, 경우에 따라 하드마스크막(38)을 제거하지 않고 실링막(39)을 형성할 수도 있다.
실링막(39)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 나머지 트렌치(34)를 매립하도록 기판(31) 전면에 절연막을 증착한 후에 기판(31)이 노출될때까지 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 3g에 도시된 바와 같이, 기판(31) 전면에 층간절연막(40)을 형성한 후에 층간절연막(40)을 선택적으로 식각하여 트렌치(34) 사이의 기판(31) 구체적으로, 트렌치(34) 사이의 활성영역(33)을 노출시키는 콘택홀(41)을 형성한다. 본 발명의 일실시예에서는 콘택홀(41)로 활성영역(33)의 양측 가장자리를 노출시키는 스토리지노드콘택홀을 형성한다.
다음으로, 콘택홀(41)에 도전물질을 매립하여 콘택플러그(42)를 형성한다. 이때, 본 발명의 일실시예에서 콘택플러그(42)는 스토리지노드콘택플러그일 수 있다.
여기서, 도면부호 'A'를 참조하여 콘택홀(41)을 형성하는 과정에서 오정렬이 발생하게되면, 실링막(39)이 노출되면서 노출된 실링막(39)이 일부 식각되고, 콘택플러그(42) 형성공정시 실링막(39)이 식각된 영역에도 도전물질이 매립된다. 이때, 본 발명은 게이트전극(36B)을 중심부 표면보다 양측 가장자리의 표면이 더 낮도록 형성하여 국부적으로 실링막(39)의 두께를 증가시킴으로써, 콘택홀(41) 형성공정시 오정렬에 의하여 실링막(39)이 손실되더러라도 콘택플러그(42)와 게이트전극(36B) 사이에 쇼트가 발생하는 것을 방지할 수 있다. 아울러, 게이트전극(36B)의 높이를 국부적으로 감소시킴으로써, 게이트전극(36B)의 높이가 감소함에 따라 저항 증가를 최소화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 트렌치
35 : 게이트절연막 36 : 게이트도전막
36A, 36B : 게이트전극 37 : 희생막
38 : 하드마스크막 39 : 실링막
40 : 층간절연막 41 : 콘택홀
42 : 콘택플러그
33 : 활성영역 34 : 트렌치
35 : 게이트절연막 36 : 게이트도전막
36A, 36B : 게이트전극 37 : 희생막
38 : 하드마스크막 39 : 실링막
40 : 층간절연막 41 : 콘택홀
42 : 콘택플러그
Claims (9)
- 기판에 형성된 복수개의 트렌치;
상기 트렌치를 일부 매립하고, 양측 가장자리 표면이 중심부 표면보다 낮은 게이트전극;
상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막; 및
상기 트렌치 사이의 상기 기판에 접하는 콘택플러그
를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 기판에 형성되어 복수개의 활성영역을 정의하는 소자분리막을 더 포함하고, 상기 트렌치는 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 반도체 장치.
- 제1항에 있어서,
상기 콘택플러그는 스토리지노드콘택플러그를 포함하는 반도체 장치.
- 기판에 복수개의 트렌치를 형성하는 단계;
상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계;
상기 게이트전극을 선택적으로 식각하여 상기 게이트전극의 양측 가장자리 표면을 중심부 표면보다 낮게 형성하는 단계;
상기 게이트전극 상에 나머지 트렌치를 매립하는 실링막을 형성하는 단계;및
상기 트렌치 사이의 기판에 접하는 콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제4항에 있어서,
상기 게이트전극을 선택적으로 식각하는 단계는,
노출된 상기 트렌치 양측벽에 희생막을 형성하는 단계;
상기 희생막 사이를 매립하는 하드마스크막을 형성하는 단계;
상기 희생막을 제거하는 단계; 및
상기 하드마스크막을 식각장벽으로 상기 게이트전극을 소정 두께 식각하는 단계
를 포함하는 반도체 장치 제조방법.
- 제5항에 있어서,
상기 희생막은 스페이서 형태로 형성하는 반도체 장치 제조방법.
- 제5항에 있어서,
상기 희생막과 상기 하드마스크막은 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제4항에 있어서,
상기 트렌치를 형성하기 이전에 상기 기판에 소자분리막을 형성하여 복수의 활성영역을 정의하는 단계를 더 포함하고,
상기 트렌치는 상기 활성영역과 상기 소자분리막을 동시에 가로지르도록 형성하는 반도체 장치 제조방법.
- 제4항에 있어서,
상기 콘택플러그는 스토리지노드콘택플러그를 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092428A KR20120030730A (ko) | 2010-09-20 | 2010-09-20 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092428A KR20120030730A (ko) | 2010-09-20 | 2010-09-20 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120030730A true KR20120030730A (ko) | 2012-03-29 |
Family
ID=46134586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100092428A KR20120030730A (ko) | 2010-09-20 | 2010-09-20 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120030730A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111261704A (zh) * | 2018-11-30 | 2020-06-09 | 三星电子株式会社 | 半导体器件及其制造方法 |
-
2010
- 2010-09-20 KR KR1020100092428A patent/KR20120030730A/ko not_active Application Discontinuation
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