KR20110016214A - 매립게이트를 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립게이트 상부의 갭필절연막의 손실을 최소화하여 플러그공정의 마진을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 하드마스크막을 이용한 식각을 통해 기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 제1갭필막을 형성하는 단계; 상기 하드마스크막을 제거하는 단계; 상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 상기 제1갭필막을 덮는 제2갭필막을 형성하는 단계; 상기 제2갭필막의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및 상기 제2갭필막 사이의 기판 상에 플러그를 형성하는 단계를 포함하고, 상술한 본 발명은 인산에 의해 손실되는 제1갭필막 위에 다시 제2갭필막을 형성하므로써 갭필막의 구조를 안정적으로 형성할 수 있고, 이에 따라 랜딩플러그를 매우 쉽게 형성할 수 있다.
매립게이트, 플러그, 산화막우물, 갭필막, 인산

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(Breakdown Voltage) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제 조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다.
이어서, 패드산화막(13)을 형성한 후, 패드산화막(13) 상에 패드질화막(14)을 형성한다.
이어서, 매립트렌치마스크(도시 생략)을 이용하여 패드질화막(14)을 식각하고, 연속해서 패드산화막(13)과 반도체기판(11)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(15)를 형성한다.
도 1b에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(16)을 형성한 후, 트렌치(15)를 일부 매립하는 매립게이트(17)를 형성한다. 매립게이트(17)는 금속막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etchback)의 순서로 진행하여 형성한다.
이어서, 매립게이트(17)의 상부를 갭필절연막을 이용하여 갭필한다. 이때, 갭필절연막은 질화막(18)을 얇게 실링한 후 산화막(19)을 이용하여 갭필한다. 이후, 평탄화공정을 진행한다.
도 1c에 도시된 바와 같이, 패드질화막을 제거한다. 이때, 패드질화막은 인산을 이용하여 스트립한다. 따라서, 매립게이트(17) 상부에는 질화막(18A)과 산화막(19A)의 갭필절연막이 잔류한다.
상기한 종래기술에서 갭필절연막으로 사용된 산화막은 패드질화막 스트립후에도 그 형태를 유지하고 있어야 한다(도 1c의 '19'). 이는 후속 플러그 공정시 산 화막이 연마정지막 역할을 하기 때문이다.
그러나, 종래기술은 질화막 스트립에 사용되는 인산의 영향으로 패드질화막 제거시에 갭필절연막인 산화막의 손실이 발생한다(도 1c의 19A). 산화막의 손실은 SOD(Spin On Dielectric)을 사용한 경우 더욱 심하게 발생한다.
이와 같이, 산화막이 손실되면 매립게이트의 상부의 갭필절연막의 형태가 유지되지 않으므로 후속 플러그 공정의 마진이 부족하게 된다. 특히, 산화막의 측벽손실이 발생하면 플러그의 프로파일이 불량해지고, 이에 따라 이웃하는 플러그간의 숏트가 발생한다.
이러한 문제점을 극복하기 위해서 패드질화막의 높이를 매우 두껍게 증착하여 손실되는 갭필절연막을 보상하면서 매립게이트를 형성하기 위한 CMP 공정을 진행해야 한다.
그러나, 패드질화막의 높이가 높아짐에 따라 매립게이트가 매립될 트렌치 식각 공정의 마진이 없어지게 되는 문제가 발생한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 상부의 갭필절연막의 손실을 최소화하여 플러그공정의 마진을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 하드마스크막을 이용한 식각을 통해 기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 제1갭필막을 형성하는 단계; 상기 하드마스크막을 제거하는 단계; 상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 상기 제1갭필막을 덮는 제2갭필막을 형성하는 단계; 상기 제2갭필막의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및 상기 제2갭필막 사이의 기판 상에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 제1하드마스크막을 이용한 식각을 통해 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 제1갭필막을 형성하는 단계; 상기 제1하드마스크 막을 제거하는 단계; 상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제2하드마스크막을 형성하는 단계; 상기 제2하드마스크막을 선택적으로 식각하여 상기 제1갭필막의 상부를 오픈시키는 홈을 형성하는 단계; 상기 홈에 매립되는 제2갭필막을 형성하는 단계; 상기 제2갭필막의 상부면과 양측벽을 노출시키는 단계; 상기 제2갭필막의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및 상기 제2갭필막 사이의 기판 상에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 인산에 의해 손실되는 제1갭필막 위에 다시 제2갭필막을 형성하므로써 갭필막의 구조를 안정적으로 형성할 수 있고, 이에 따라 플러그를 매우 쉽게 형성할 수 있다.
또한, 본 발명은 활성영역을 오픈시키는 마스크 공정 이후에 플러그도전막을 매립하므로 플러그도전막이 잔류함에 따른 숏트가 발생하지 않는다.
또한, 본 발명은 산화막 식각에 의한 산화막우물(well)을 형성하기 때문에 플러그의 프로파일을 온전하게 유지할수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric; SOD) 등의 산화막을 포함할 수 있다.
이어서, 패드산화막(23)을 형성한 후, 패드산화막(23) 상에 제1하드마스크막(24)을 형성한다. 여기서, 제1하드마스크막(24)은 질화막을 포함한다.
이어서, 매립게이트마스크(BG Mask, 25)을 이용하여 제1하드마스크막(24)을 식각하고, 연속해서 패드산화막(23)과 반도체기판(21)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(26)를 형성한다. 이때, 트렌치(26)는 라인형태이다.
도 2b에 도시된 바와 같이, 매립게이트마스크를 제거한 후에, 게이트산화 공정을 통해 트렌치(26) 표면 상에 게이트절연막(27)을 형성한다. 이때, 게이트절연막(27)은 실리콘산화막을 포함할 수 있다.
이어서, 게이트절연막(27) 상에 트렌치(26)를 갭필할 때까지 전면에 금속막(28)을 증착한다. 금속막(28)은 매립게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(28)은 TiN 또는 TaN을 단독 으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이때, CMP 공정은 제1하드마스크막(24)에서 연마가 정지하도록 한다. 이에 따라, 트렌치(26) 내부에만 금속막(28)이 잔류하고 제1하드마스크막(24)의 표면에서는 금속막이 제거된다.
도 2c에 도시된 바와 같이, 리세스공정을 진행한다. 이때, 리세스공정은 에치백(Etch back) 공정을 이용하는데, 금속막을 일정 깊이 리세스시켜 트렌치(26)의 일부를 매립하는 매립게이트(28A)를 형성한다.
상술한 매립게이트(28A)는 게이트절연막(27) 상에서 트렌치(26)의 내부를 일부 매립하는 구조가 된다.
도 2d에 도시된 바와 같이, 매립게이트(28A)의 상부를 제1갭필막(29)을 이용하여 갭필한다. 이때, 제1갭필막(29)은 산화막을 사용한다. 예를 들어, 제1갭필막(29)은 스핀온절연막(SOD)을 포함할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 통하여 선택적으로 제1갭필막(29)을 분리한다. 즉, 제1하드마스크막(24)에서 연마가 멈추도록 제1갭필막(29)을 평탄화한다.
상술한 CMP 공정에 의해 매립게이트(28A) 상부에만 제1갭필막(29)이 잔류한다.
도 2e에 도시된 바와 같이, 제1하드마스크막(24)을 제거한다. 이때, 제1하드 마스크막(24)이 질화막이므로, 인산(H3PO4)을 이용한다. 위와 같은, 제1하드마스크막(24) 제거시에 제1갭필막이 일부 손실되어 높이가 낮아질 수 있다(도면부호 29A 참조).
도 2f에 도시된 바와 같이, 높이가 낮아진 제1갭필막(29A)을 포함한 전면에 전면에 식각정지막(30)을 형성한다. 이때, 식각정지막(30)은 질화막을 포함하며, 식각정지막(30)은 후속 식각공정시 식각정지막 역할을 하면서도 하부의 제1갭필막(29A)을 보호하는 역할을 한다.
이어서, 식각정지막(30) 상에 제2하드마스크막(31)을 형성한 후 표면을 평탄화한다. 여기서, 제2하드마스크막(31)은 산화막을 포함한다. 예컨대, 제2하드마스크막(31)은 고밀도플라즈마산화막(HDP)을 포함할 수 있다.
이어서, 제2하드마스크막(31) 상에 매립게이트마스크(32)를 다시 형성한다.
도 2g에 도시된 바와 같이, 매립게이트마스크(32)를 이용하여 제2하드마스크막(31)을 식각한다. 이때, 식각정지막(30)에서 식각을 정지시킨다.
이와 같이, 매립게이트마스크(32)를 이용하여 제2하드마스크막(31)을 식각하면 제2하드마스크막(31A)은 홈(33)을 갖게 된다. 여기서, 홈(33)은 트렌치(26)와 동일한 선폭 및 형태를 갖는다.
이어서, 매립게이트마스크(32)를 제거한다.
도 2h에 도시된 바와 같이, 홈(33)을 매립하도록 전면에 제2갭필막(34)을 갭필한다. 이때, 제2갭필막(34)은 질화막을 포함한다. 이때, 제2갭필막(34)의 갭필이 용이하도록 증착, 스트립 및 증착의 과정을 반복할 수 있다.
이어서, 제2하드마스크막(31A)에서 연마가 정지하도록 제2갭필막(34)을 평탄화한다. 이때, 평탄화는 CMP 공정을 적용하며, 산화막인 제2하드마스크막(31A)에 정지하는 산화막 정지 연마(Oxide stop polishing)를 진행한다.
제2갭필막(34)은 제2하드마스크막(31A)이 제공하는 홈 내부를 갭필하면서 제1갭필막(29A)의 상부를 덮는(Covering) 형태, 즉 제1갭필막(29A)과 동일한 선폭 및 형태를 가지면서 형성된다. 제2갭필막(34)과 제1갭필막(29A) 사이에는 식각정지막(30)이 존재한다.
상술한 바와 같이, 제1갭필막(29A) 위에 다시 제2갭필막(34)을 형성하므로써 갭필막의 구조를 안정적으로 형성할 수 있고, 이에 따라 후속의 플러그를 매우 쉽게 형성할 수 있다.
도 2i에 도시된 바와 같이, 제2하드마스크막을 식각하기 위한 마스크(35)를 형성한다. 이때, 마스크(35)는 네가티브 감광막(Negative photoresist)을 이용하여 소자분리막(22)의 상부는 덮고 소자분리막(22)을 제외한 나머지 영역(활성영역)을 오픈시키는 형태이다. 즉, 마스크(35)는 소자분리마스크 공정을 적용하되 네가티브감광막을 사용하므로써 소자분리막(22)을 덮고 나머지 활성영역을 오픈시키도록 한다. 도 2a의 소자분리막(22) 형성시 도시하지 않았지만 반도체기판(21)에 활성영역이 정의된다.
이어서, 마스크(35)를 이용하여 제2하드마스크막(31A)을 식각한다. 이때, 제2하드마스크막(31A)의 식각은 식각정지막(30)에서 정지시킨다. 이와 같이 제2하드 마스크막(31A)을 식각하면 제2갭필막(34)이 돌출되며, 제2하드마스크막은 도면부호 '31B'와 같이 잔류한다.
도 2j에 도시된 바와 같이, 제2갭필막(34)의 측벽에 스페이서(36)를 형성한다.
스페이서(36)는 전면에 라이너산화막을 증착한 후 건식세정(Dry CLN)을 통해 형성한다. 라이너산화막은 플라즈마산화막(plasma oxide), 저압실온산화막(low pressure room temperature oxide), 고온산화막(hot temperature oxide) 등을 포함할 수 있다.
건식세정은 비플라즈마타입(Non plasma type) 방식을 적용하는데, 예를 들어 HF 가스 또는 NH3 가스 등을 사용하여 진행한다. 한편, 플라즈마타입의 건식세정은 산화막을 건식식각하는 가스를 이용하는 세정방식으로서, 플라즈마타입의 건식세정을 적용하게 되면 제2하드마스크막(31B) 및 제2갭필막(34)이 과도하게 손실된다.
이와 같이, 건식세정을 통해 스페이서(36)를 형성하면 산화막 물질인 제2하드마스크막(31B)의 손실을 최소화할 수 있고, 제2갭필막(34)은 질화막이므로 건식세정시 손실되지 않는다.
스페이서(36)는 후속의 스트립 공정시 제2갭필막(34)의 측벽이 손실되는 것을 방지한다. 스페이서(36) 아래에는 식각정지막(30)과 패드산화막(23)이 잔류한다.
도 2k에 도시된 바와 같이, 습식세정(Wet cleaning), 즉 질화막스트 립(Nitirde strip)을 실시하여 식각정지막(30)을 제거한다. 질화막스트립 공정은 인산을 이용하며, 질화막스트립 공정시 제2갭필막(34A)의 상부가 일부 손실될 수 있다. 또한, 인산의 영향에 의해 제2하드마스크막(31C)과 스페이서(36A)도 일부 손실되어 잔류할 수 있다. 식각정지막(30A)은 제2하드마스크막(31C)의 아래에만 잔류한다.
위와 같은 질화막스트립공정시에 스페이서(36A)에 의해 제2갭필막(34A)의 측벽이 보호된다.
도 2l에 도시된 바와 같이, 패드산화막(23)을 건식세정으로 제거하여 반도체기판(21)의 표면을 노출시킨다. 이때, 건식세정은 비플라즈마타입(Non plasma type) 방식을 적용하는데, 예를 들어 HF 가스 또는 NH3 가스 등을 사용하여 진행한다. 패드산화막(23)을 제거할 때 산화막 물질로 형성된 스페이서도 동시에 제거되며 제2하드마스크막(31C)도 일부 손실될 수 있다. 패드산화막(23A)은 소자분리막(22)의 상부에 잔류한다. 식각정지막(30A)은 제1갭필막(29A)의 돌출된 부분의 상부면 및 측벽을 덮는 형태로 잔류한다. 식각정지막(30A)과 게이트절연막(27) 사이에도 패드산화막이 잔류할 수 있다. 식각정지막(30A)은 소자분리막(22) 상부의 패드산화막(23A) 상에 잔류할 수도 있다.
상술한 바와 같이, 반도체기판(21) 상부의 패드산화막, 식각정지막을 제거할 때, 건식식각(dry etch) 방식이 아닌 건식세정(dry cleaning)이나 습식세정(wet cleaning)으로 실시한다. 이에 따라, 제2갭필막(34A)의 손실을 최소화할 수 있다. 아울러, 제1갭필막(29A)은 식각정지막(30A)이 에워싸고 있으므로 질화막스트립공정시에 손실되지 않는다.
패드산화막(23A)까지 식각한 이후에 반도체기판(21)의 표면을 노출시키게 되고, 이에 따라 플러그가 형성될 산화막우물(Oxide well, 101)이 오픈된다. 산화막우물(101)은 도 2i의 제2하드마스크막(31B)의 식각이 진행된 이후에 틀이 마련된다. 즉, 제2하드마스크막(31C)이 산화막이고, 도 2i의 마스크(35)가 활성영역을 오픈시키는 형태이므로, 제2하드마스크막(31C)에 의해 활성영역만을 오픈시키는 산화막 우물(101)이 정의된다.
도 3은 산화막우물을 도시한 평면도로서, 산화막우물(101)은 제2하드마스크막(31C)에 의해 활성영역을 오픈시키는 형태를 갖는다.
도 2m에 도시된 바와 같이, 시간지연없이(no time delay) 산화막우물을 채울때까지 전면에 플러그도전막을 증착한 후, 플러그 분리 공정을 진행한다. 플러그도전막은 폴리실리콘막을 포함하고, 플러그분리공정은 CMP 공정을 적용한다. CMP 공정시 폴리실리콘막과 산화막(제2하드마스크막)간에 10:1 이상의 연마선택비를 갖는 슬러리를 이용한다.
위와 같은 플러그 분리 공정을 통해 플러그(37)가 형성된다. 플러그(37)가 산화막우물 내부에 형성되므로, 플러그(37)의 프로파일이 온전하게 유지된다. 즉, 플러그(37)를 형성하기 위해 증착후 식각과정을 진행하지 않아도 되고, 산화막우물(101)의 측벽이 손상없는 상태에서 플러그(37)를 형성하므로 플러그(37)의 측벽 프로파일을 온전하게 유지할 수 있다.
도시 하지 않았지만, 이후 주변회로영역에 트랜지스터를 형성하는 공정을 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도.
도 3은 산화막우물을 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 패드산화막 24 : 제1하드마스크막
25, 32 : 매립게이트마스크 26 : 트렌치
27 : 게이트절연막 28A : 매립게이트
29A : 제1갭필막 34A : 제2갭필막
36 : 스페이서 37 : 플러그

Claims (18)

  1. 하드마스크막을 이용한 식각을 통해 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상부를 갭필하는 제1갭필막을 형성하는 단계;
    상기 하드마스크막을 제거하는 단계;
    상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 상기 제1갭필막을 덮는 제2갭필막을 형성하는 단계;
    상기 제2갭필막의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및
    상기 제2갭필막 사이의 기판 상에 플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제2갭필막은,
    상기 제1갭필막과 동일한 선폭 및 동일한 형태를 갖는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제2갭필막을 포함한 전면에 절연막을 증착하는 단계; 및
    상기 절연막을 건식세정하여 상기 제2갭필막의 측벽에 접하는 상기 스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 건식세정은 비플라즈마타입(Non plasma type)의 가스를 이용하여 진행하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 비플라즈마타입의 가스는 HF 가스 또는 NH3 가스를 사용하는 반도체장치 제조 방법.
  6. 제1항에 있어서
    상기 제1갭필막은 산화막을 포함하고, 상기 제2갭필막은 질화막을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서는 산화막을 포함하고, 상기 식각정지막은 질화막을 포함하는 반도체장치 제조 방법.
  8. 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    제1하드마스크막을 이용한 식각을 통해 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상부를 갭필하는 제1갭필막을 형성하는 단계;
    상기 제1하드마스크막을 제거하는 단계;
    상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제2하드마스크막을 형성하는 단계;
    상기 제2하드마스크막을 선택적으로 식각하여 상기 제1갭필막의 상부를 오픈시키는 홈을 형성하는 단계;
    상기 홈에 매립되는 제2갭필막을 형성하는 단계;
    상기 제2갭필막의 상부면과 양측벽을 노출시키는 단계;
    상기 제2갭필막의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및
    상기 제2갭필막 사이의 기판 상에 플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 제2하드마스크막 상에 상기 트렌치 형성시 사용된 마스크를 다시 형성하는 단계; 및
    상기 마스크를 식각장벽으로 상기 제2하드마스크막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제8항에 있어서,
    상기 제2하드마스크막은 산화막을 포함하는 반도체장치 제조 방법.
  11. 제8항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제2갭필막을 포함한 전면에 절연막을 증착하는 단계; 및
    상기 절연막을 건식세정하여 상기 제2갭필막의 측벽에 접하는 상기 스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 건식세정은 비플라즈마타입(Non plasma type)의 가스를 이용하여 진행하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 비플라즈마타입의 가스는 HF 가스 또는 NH3 가스를 사용하는 반도체장치 제조 방법.
  14. 제8항에 있어서
    상기 제1갭필막은 산화막을 포함하고, 상기 제2갭필막은 질화막을 포함하는 반도체장치 제조 방법.
  15. 제8항에 있어서,
    상기 스페이서는 산화막을 포함하고, 상기 식각정지막은 질화막을 포함하는 반도체장치 제조 방법.
  16. 제8항에 있어서,
    상기 제2갭필막의 상부면과 양측벽을 노출시키는 단계는,
    상기 제2갭필막이 매립된 제2하드마스크막 상에 상기 소자분리막을 덮고 나머지 영역을 오픈시키는 마스크를 형성하는 단계;
    상기 마스크를 식각장벽으로 하여 제2하드마스크막을 식각하는 단계;
    를 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 마스크는 네가티브감광막을 이용하여 형성하는 반도체장치 제조 방법.
  18. 제8항에 있어서,
    상기 스페이서 아래의 식각정지막을 제거하여 상기 기판의 표면을 노출시키는 단계는,
    습식세정으로 진행하는 반도체장치 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496381B2 (en) 2012-03-15 2016-11-15 Samsung Electtonics Co., Ltd. Semiconductor device and method of fabricating the same
US9276074B2 (en) 2012-04-30 2016-03-01 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having buried channel array
US9209241B2 (en) 2012-10-25 2015-12-08 Samsung Electronics Co., Ltd. Semiconductor devices including a recessed active region, and methods of forming semiconductor devices including a recessed active region
US10186600B2 (en) 2016-02-16 2019-01-22 SK Hynix Inc. Electronic device including transistor and method for fabricating the same
US10483374B2 (en) 2016-02-16 2019-11-19 SK Hynix Inc. Electronic device including transistor and method for fabricating the same

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