KR101090371B1 - 매립게이트를 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립게이트 상부의 갭필절연막의 손실을 최소화하여 플러그공정의 마진을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 다층의 하드마스크막을 이용한 식각을 통해 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 양측벽 및 상부면이 돌출된 돌출부를 갖는 갭필막을 형성하는 단계; 상기 돌출부의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 잔류 하드마스크막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및 상기 돌출부 사이의 반도체기판 상에 플러그를 형성하는 단계를 포함하고, 상술한 본 발명은 매립게이트 상부를 갭필하는 갭필절연막으로서 질화막을 사용함에 따라 후속의 인산에 의한 스트립공정시 갭필절연막의 손실을 최소화할 수 있다.
매립게이트, 갭필절연막, 질화막스트립, 인산, 플러그

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제 조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 반도체기판(11)은 셀영역의 반도체기판을 포함하고, 주변회로영역은 도시하지 않기로 한다.
이어서, 패드산화막(13)을 형성한 후, 패드산화막(13) 상에 패드질화막(14)을 형성한다.
이어서, 매립트렌치마스크(도시 생략)을 이용하여 패드질화막(14)을 식각하고, 연속해서 패드산화막(13)과 반도체기판(11)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(15)를 형성한다.
도 1b에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(16)을 형성한 후, 트렌치(15)를 일부 매립하는 매립게이트(17)를 형성한다. 매립게이트(17)는 금속막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etchback)의 순서로 진행하여 형성한다.
이어서, 매립게이트(17)의 상부를 갭필절연막을 이용하여 갭필한다. 이때, 갭필절연막은 질화막(18)을 얇게 실링한 후 산화막(19)을 이용하여 갭필한다. 이후, 평탄화공정을 진행한다.
도 1c에 도시된 바와 같이, 패드질화막을 제거한다. 이때, 패드질화막은 인산을 이용하여 스트립한다. 따라서, 매립게이트(17) 상부에는 질화막(18A)과 산화막(19A)의 갭필절연막이 잔류한다.
상기한 종래기술에서 갭필절연막으로 사용된 산화막은 패드질화막 스트립후 에도 그 형태를 유지하고 있어야 한다(도 1c의 '19'). 이는 후속 플러그 공정시 산화막이 연마정지막 역할을 하기 때문이다.
그러나, 종래기술은 질화막 스트립에 사용되는 인산의 영향으로 패드질화막 제거시에 갭필절연막인 산화막의 손실이 발생한다(도 1c의 19A). 산화막의 손실은 SOD(Spin On Dielectric)을 사용한 경우 더욱 심하게 발생한다.
이와 같이, 산화막이 손실되면 매립게이트의 상부의 갭필절연막의 형태가 유지되지 않으므로 후속 플러그 공정의 마진이 부족하게 된다. 특히, 산화막의 측벽손실이 발생하면 플러그의 프로파일이 불량해지고, 이에 따라 이웃하는 플러그간의 숏트가 발생한다.
이러한 문제점을 극복하기 위해서 패드질화막의 높이를 매우 두껍게 증착하여 손실되는 갭필절연막을 보상하면서 매립게이트를 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정을 진행해야 한다.
그러나, 패드질화막 높이에 따라 매립게이트가 매립될 트렌치 식각 공정의 마진이 없어지게 되는 문제가 발생한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 상부의 갭필절연막의 손실을 최소화하여 플러그공정의 마진을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 다층의 하드마스크막을 이용한 식각을 통해 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 양측벽 및 상부면이 돌출된 돌출부를 갖는 갭필막을 형성하는 단계; 상기 돌출부의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 잔류 하드마스크막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및 상기 돌출부 사이의 반도체기판 상에 플러그를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 다층의 하드마스크막은 제1하드마스크질화막, 하드마스크산화막 및 제2하드마스크질화막의 순서로 적층하여 NON(Nitride Oxide Nitride) 구조로 형성하는 것을 특징으로 한다. 상기 스페이서는 산화막을 포함하고, 상기 갭필막은 질화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 다층의 하드마스크막을 이용한 식각을 통해 상기 활성영역에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계; 상기 하드마스크막이 노출되도록 상기 갭필막을 평탄화하는 단계; 상기 활성영역을 오픈시키는 마스크를 이용한 식각을 통해 상기 갭필막의 양측벽 및 상부면을 돌출시키는 단계; 상기 갭필막의 돌출된 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 아래의 잔류 하드마스크막을 제거하여 상기 반도체기판의 표면을 노출시키는 단계; 및 상기 노출된 반도체기판의 표면 상에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트 상부를 갭필하는 갭필절연막으로서 질화막을 사용하고 그 측벽에 스페이서를 형성함에 따라 후속의 인산에 의한 스트립공정시 갭필절연막의 손실을 최소화할 수 있다.
또한, 본 발명은 하드마스크산화막 식각 및 패드산화막을 제거하여 산화막우물(well)을 형성하고, 산화막 우물에 매립되는 플러그를 형성하므로써 플러그의 프로파일을 온전하게 유지할수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 셀영역과 주변회로영역이 구분되어 있을 수 있다. 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 도시되지 않았지만, 소자분리막(22)에 의해 반도체기판(21)에 활성영역이 정의된다.
이어서, 패드산화막(23)을 형성한 후, 패드산화막(23) 상에 하드마스크막을 형성한다. 여기서, 하드마스크막은 다층 구조를 포함하는데, 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 적층구조를 포함한다. 바람직하게, 다층구조의 하드마스크막은 제1하드마스크질화막(24), 하드마스크산화막(25) 및 제2하드마스크질화막(26)의 순서로 적층되는 NON(Nitride Oxide Nitride) 구조를 가질 수 있다. 하드마스크산화막(25)은 고밀도플라즈마산화막(HDP oxide), BPSG, SOD 등을 포함한다. 특히, 고밀도플라즈마산화막은 다른 산화막들에 비해 큰 경도를 가져 매우 단단한 물질이다. 제1 및 제2하드마스크질화막(24, 26)은 퍼니스에서 형성하거나 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 형성한다. 퍼니스에서 형성된 질화막을 열질화막(Thermal nitride)이라고 하며, 화학기상증착방식을 이용하여 형성된 질화막을 CVD 질화막이라고 한다. 제1 및 제2하드마스크질화 막(24, 26)은 실리콘질화막을 포함할 수 있다.
하드마스크산화막(25)은 제1 및 제2하드마스크질화막(24, 26)보다 두께가 더 두꺼울 수 있다.
상술한 다층의 하드마스크막에서 제2하드마스크질화막(26)은 후속 공정의 하드마스크 역할을 하고, 하드마스크산화막(25)은 플러그 분리 공정시 연마정지막 역할을 하며, 제1하드마스크질화막(24)은 후속의 식각공정시 식각정지막 역할을 한다.
이어서, 매립트렌치마스크(도시 생략)을 이용하여 다층의 하드마스크막을 식각하고, 연속해서 패드산화막(23)과 반도체기판(21)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(27)를 형성한다. 이때, 트렌치(27)는 라인형태이다.
위와 같이, 매립게이트가 매립될 트렌치(27)를 형성하기 위한 반도체기판(21)의 식각 공정시에 최상부층인 제2하드마스크질화막(26)이 식각장벽 역할을 한다.
도 2b에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(28)을 형성한다. 이때, 게이트절연막(28)은 실리콘산화막을 포함할 수 있다.
이어서, 트렌치(27)를 갭필할 때까지 전면에 금속막(29)을 증착한다. 금속막(29)은 매립게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(29)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막 및 탄탈륨질화막 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조 로 형성할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이때, CMP 공정은 제2하드마스크질화막(26)에서 연마가 정지하도록 한다. 이에 따라, 트렌치(27) 내부에만 금속막(29)이 잔류하고 제2하드마스크질화막(26)의 표면에서는 금속막이 제거된다.
도 2c에 도시된 바와 같이, 리세스공정을 진행한다. 이때, 리세스공정은 에치백(Etch back) 공정을 이용하는데, 금속막을 일정 깊이 리세스시켜 트렌치(27)의 일부를 매립하는 매립게이트(29A)를 형성한다.
상술한 매립게이트(29A)는 게이트절연막(28) 상에서 트렌치(27)의 내부를 일부 매립하는 구조가 된다.
도 2d에 도시된 바와 같이, 매립게이트(29A)의 상부를 갭필절연막(30)을 이용하여 갭필한다. 이때, 갭필절연막(30)은 질화막을 사용한다. 매립게이트(29A)의 상부를 충분히 갭필하기 위해 증착, 스트립 및 증착의 과정을 반복하여 진행할 수 있다.
도 2e에 도시된 바와 같이, CMP 공정을 통하여 선택적으로 갭필절연막(30)을 분리한다. 즉, 다층 하드마스크막 중에서 제2하드마스크질화막(26)까지 연마되도록 갭필절연막(30)을 연마한다. 이때, 하드마스크산화막(25)에서 CMP 공정이 멈추도록 한다.
이와 같이, 하드마스크산화막(25)에서 연마가 정지되도록 하기 위해 사용되는 슬러리(Slurry)는 질화막과 산화막간의 연마 선택비가 10:1 이상인 슬러리를 사 용한다. 이에 따라, 제2하드마스크질화막(26)과 갭필절연막(30)만 선택적으로 연마할 수 있다.
상술한 CMP 공정에 의해 매립게이트(29A) 상부에만 갭필절연막(30A)이 잔류한다.
도 2f에 도시된 바와 같이, 셀영역에서 하드마스크산화막(25)을 식각하기 위한 마스크(31)를 형성한다. 이때, 마스크(31)는 네가티브 감광막을 이용하여 소자분리막(22)의 상부는 덮고 소자분리막(22)을 제외한 나머지 영역(활성영역)을 오픈시키는 형태로 형성한다.
이어서, 마스크(31)를 이용하여 하드마스크산화막(25)을 식각한다. 이때, 하드마스크산화막(25)의 식각은 제1하드마스크질화막(24)에서 정지시킨다. 이와 같이 하드마스크산화막(25)을 식각하면 갭필절연막(30A)의 돌출부(도면부호 'B')가 노출된다.
도 2g에 도시된 바와 같이, 마스크를 제거한 후에 갭필절연막(30A)의 돌출부 측벽에 스페이서(32)를 형성한다. 이때, 스페이서(32)는 전면에 TEOS와 같은 열산화막(Thermal oxide)을 이용하여 라이너산화막을 증착한 후 건식세정(Dry CLN)을 통해 형성한다. 건식세정은 비플라즈마타입(Non plasma type) 방식을 적용하는데, 예를 들어 HF 가스 또는 NH3 가스 등을 사용하여 진행한다. 한편, 플라즈마타입의 건식세정은 산화막을 건식식각하는 가스를 이용하는 세정방식으로서, 플라즈마타입의 건식세정을 적용하게 되면 제1하드마스크질화막(24) 및 갭필절연막(30A)이 손실 될 수 있다. 따라서, 비플라즈타입 방식을 이용하여 건식세정을 진행한다.
이와 같이, 건식세정을 통해 스페이서(32)를 형성하면 갭필절연막(30A)의 손실을 최소화할 수 있다.
스페이서(32)는 후속의 제1하드마스크질화막(24)을 스트립할때 갭필절연막(30A)의 측벽이 손실되는 것을 방지한다. 특히, 스페이서(32)는 TEOS와 같은 열산화막이므로 인산에 대해 선택비를 가져 손실되지 않는다. 한편, 종래 갭필절연막으로 사용된 스핀온절연막은 TEOS에 비해 막질이 치밀하지 못하기 때문에 인산에 의해 빨리 손실되는 문제가 있다.
도 2h에 도시된 바와 같이, 습식세정(Wet cleaning), 즉 질화막스트립(Nitirde strip, 101)을 실시하여 제1하드마스크질화막을 제거한다. 질화막스트립(101) 공정은 인산을 이용하며, 질화막스트립 공정시 갭필절연막의 상부가 일부 손실될 수 있다. 이에 따라 높이가 낮아진 갭필절연막(30B)이 잔류한다.
위와 같은 질화막스트립(101) 공정시 갭필절연막(30B)의 측벽에 스페이서(32)가 형성되어 있으므로 갭필절연막(30B)의 측벽손실이 억제된다.
도 2i에 도시된 바와 같이, 패드산화막(23)을 건식세정으로 제거하여 반도체기판(21)의 표면을 노출시킨다. 이때, 건식세정은 비플라즈마타입(Non plasma type) 방식을 적용하는데, 예를 들어 HF 가스 또는 NH3 가스 등을 사용하여 진행한다.
상술한 바와 같이, 반도체기판(21) 상부의 패드산화막(23), 제1하드마스크질 화막(24)을 제거할 때, 건식식각(dry etch) 방식이 아닌 건식세정(dry cleaning)이나 습식세정(wet cleaning)으로 실시한다. 이에 따라, 갭필절연막(30B)의 손실을 최소화할 수 있다.
또한, 패드산화막(23)까지 제거하면 갭필막(30B) 사이에 산화막우물(well, 102)이 형성된다. 이처럼 산화막우물(102)이 형성되면 후속의 플러그의 프로파일을 온전하게 유지할수 있다.
도 2j에 도시된 바와 같이, 시간지연없이(no time delay) 플러그도전막을 증착한 후, 플러그 분리 공정을 진행한다. 플러그도전막은 폴리실리콘막을 포함하고, 플러그분리공정은 CMP 공정을 적용한다. CMP 공정시 폴리실리콘막과 산화막간에 10:1 이상의 연마선택비를 갖는 슬러리를 이용한다.
위와 같은 플러그 분리 공정을 통해 산화막우물에 매립되는 랜딩플러그(33)가 형성된다.
도 2k에 도시된 바와 같이, 실링막을 증착한 후 주변회로영역오픈 마스크(36) 공정을 진행한다. 실링막은 실링질화막(34)과 실링산화막(35)을 적층하여 형성한다.
이어서, 주변회로영역오픈마스크(36)를 이용하여 주변회로영역의 실링산화막, 실링질화막 및 갭필절연막을 제거한다. 갭필절연막을 제거할 때 하부의 제1하드마스크질화막(24)에서 식각이 정지된다.
도 2l에 도시된 바와 같이, 주변회로영역오픈마스크(36)를 스트립한 후에 주변회로영역의 제1하드마스크질화막을 제거한다. 제1하드마스크질화막은 습식세정을 통해 제거하며, 셀영역에서는 제1하드마스크질화막(24)이 잔류한다.
제1하드마스크질화막 제거시에 셀영역은 실링산화막에 의해 보호받는다.
위와 같이, 제1하드마스크질화막까지 제거하면, 셀영역에는 매립게이트(29A) 및 랜딩플러그(33)가 형성된 상태에서 상부에 실링질화막(34)과 실링산화막(35)이 잔류하고, 주변회로영역에는 패드산화막(23)만 잔류한다.
도시 하지 않았지만, 이후 주변회로영역에 트랜지스터를 형성하는 공정을 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 패드산화막 24 : 제1하드마스크질화막
25 : 하드마스크산화막 26 : 제2하드마스크질화막
27 : 트렌치 28 : 게이트절연막
29A : 매립게이트 30A, 30B : 갭필절연막
32 : 스페이서

Claims (14)

  1. 다층의 하드마스크막을 이용한 식각을 통해 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상부를 갭필하면서 양측벽 및 상부면이 돌출된 돌출부를 갖는 갭필막을 형성하는 단계;
    상기 돌출부의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 아래의 잔류 하드마스크막을 제거하여 상기 기판의 표면을 노출시키는 단계; 및
    상기 돌출부 사이의 반도체기판 상에 플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 다층의 하드마스크막은
    제1하드마스크질화막, 하드마스크산화막 및 제2하드마스크질화막의 순서로 적층하여 NON(Nitride Oxide Nitride) 구조로 형성하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    상기 돌출부를 갖는 갭필막을 형성하는 단계는,
    상기 매립게이트 상부를 갭필하도록 전면에 상기 갭필막으로 사용되는 절연막을 형성하는 단계
    상기 다층의 하드마스크막 중 하드마스크산화막이 노출되도록 상기 절연막을 평탄화하는 단계; 및
    상기 하드마스크산화막을 제거하여 상기 평탄화된 절연막의 상부면과 양측벽을 돌출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 돌출부를 포함한 전면에 절연막을 증착하는 단계; 및
    상기 절연막을 건식세정하여 상기 돌출부의 측벽에 접하는 상기 스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 비플라즈마타입의 가스는 HF 가스 또는 NH3 가스를 사용하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항 내지 제6항 중 어느 한 항에 있어서
    상기 스페이서는 산화막을 포함하고, 상기 갭필막은 질화막을 포함하는 반도체장치 제조 방법.
  8. 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    다층의 하드마스크막을 이용한 식각을 통해 상기 활성영역에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계;
    상기 하드마스크막이 노출되도록 상기 갭필막을 평탄화하는 단계;
    상기 활성영역을 오픈시키는 마스크를 이용한 식각을 통해 상기 갭필막의 양측벽 및 상부면을 돌출시키는 단계;
    상기 갭필막의 돌출된 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 아래의 잔류 하드마스크막을 제거하여 상기 반도체기판의 표면을 노출시키는 단계; 및
    상기 노출된 반도체기판의 표면 상에 플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 활성영역을 오픈시키는 마스크는 네가티브감광막을 이용하여 형성하는 반도체장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 다층의 하드마스크막은
    제1하드마스크질화막, 하드마스크산화막 및 제2하드마스크질화막의 순서로 적층하여 NON(Nitride Oxide Nitride) 구조로 형성하는 반도체장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 갭필막의 돌출된 양측벽을 포함한 전면에 절연막을 증착하는 단계; 및
    상기 절연막을 건식세정하여 상기 갭필막의 돌출된 양측벽에 접하는 상기 스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 건식세정은 비플라즈마타입(Non plasma type)의 가스를 이용하여 진행하는 반도체장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 비플라즈마타입의 가스는 HF 가스 또는 NH3 가스를 사용하는 반도체장치 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    상기 스페이서는 산화막을 포함하고, 상기 갭필막은 질화막을 포함하는 반도체장치 제조 방법.
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* Cited by examiner, † Cited by third party
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