KR101116286B1 - 매립 게이트를 갖는 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 오픈면적을 확보하면서, 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴의 일부를 매립하는 매립 게이트를 형성하는 단계; 등방성 식각으로 상기 리세스 패턴의 상부의 선폭을 증가시키는 단계; 상기 매립 게이트 상에 상기 증가된 리세스 패턴의 상부를 매립하는 보호막을 형성하는 단계를 포함하여, 매립 게이트를 3면에서 보호하도록 T형의 리세스를 형성하여 오픈 면적을 확보하면서, 동시에 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지하는 효과가 있다.
매립 게이트, 자기정렬콘택, 오픈면적
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.
최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 집적도의 향상으로 인하여 반도체 장치 공정 중 발생하는 가장 중요한 두가지 문제점은 다음과 같다.
첫번째는 미세 패턴 형성시 여러가지 콘택홀 형성 공정 중의 불량이며, 두번째는 캐패시터 용량의 확보이다.
현재는 위와 같은 문제를 해결 하고자 매립 게이트(Buried gate)를 적용하여 반도체 장치 공정상의 문제점을 해결하여 반도체 장치의 신뢰성을 확보하는 다양한 방법들이 시도되고 있다.
도 1은 종래 기술에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명 하기 위한 공정 단면도이다.
도 1에 도시된 바와 같이, 소자분리막(11) 등이 형성된 기판(10)에 국부적으로 리세스 패턴(13)이 형성된다. 그리고, 리세스 패턴(13)의 표면을 따라 게이트 절연막(14)이 형성되며, 게이트 절연막(14) 상에 리세스 패턴(13)의 일부를 매립하는 매립 게이트(15)가 형성된다. 매립 게이트(15) 상에 리세스 패턴(13)의 나머지를 매립하는 보호막(16)이 형성된다.
그리고, 매립 게이트(15)를 포함하는 기판(10) 상에 비트라인(17)이 형성되며, 비트라인(17)의 측벽에는 스페이서질화막(18)이 형성된다.
위와 같이, 종래 기술은 기판 내에 매립 게이트(15)를 형성하고, 이를 보호막(16)을 보호하고 있으며, 기판(10) 상부에는 비트라인(17)이 형성된다.
그러나, 종래 기술은 후속 스토리지 노드 콘택 형성시의 오픈 면적 확보를 위해 스페이서질화막(18)의 두께를 충분히 확보하기가 어려운 문제점이 있다. 이에 따라, 매립 게이트(15)와 스토리지 노드 콘택 간에 자기정렬콘택 패일(Self Aligned Contact fail)이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 오픈면적을 확보하면서, 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 기판에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴의 일부를 매립하는 매립 게이트를 형성하는 단계; 등방성 식각으로 상기 리세스 패턴의 상부의 선폭을 증가시키는 단계; 상기 매립 게이트 상에 상기 증가된 리세스 패턴의 상부를 매립하는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 보호막을 형성하는 단계 후, 상기 기판 상에 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴의 측벽에 측벽보호막을 형성하는 단계; 상기 기판 상에 상기 비트라인 패턴 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 기판에 연결되는 스토리지 노드 콘택홀을 형성하는 단계; 상기 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 등방성 식각은 건식식각으로 진행하되, 상기 등방성 식각은 금속 물질에 대해 선택비를 갖는 가스를 사용하여 진행하고, 상기 등방성 식각은 실리콘식각가스를 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 매립게이트를 형성하기 전에, 상기 리세스 패턴의 표면을 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 보호막은 절연물질로 형성하되, 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 등방성 식각은, 상기 리세스 패턴이 상기 매립 게이트의 일부 측벽을 노출시키는 타겟으로 진행하는 것을 특징으로 한다.
상술한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 매립 게이트를 3면에서 보호하도록 T형의 리세스를 형성하여 오픈 면적을 확보하면서, 동시에 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하 기 위한 공정 단면도이다.
도 2에 도시된 바와 같이, 소자분리막(31)에 의해 활성영역(30A)이 정의된 기판(30)에 리세스 패턴이 형성된다. 이때, 활성영역(30A)의 리세스 패턴(33A')은 상부와 하부의 선폭이 다른 즉, T자형의 리세스 패턴이 형성되며, 소자분리막(31)은 상부 및 하부의 선폭이 동일한 U자형의 리세스 패턴(33B)이 형성된다.
활성영역(30A)의 리세스 패턴(33A')은 상부는 벌브형(Bulb Type)의 구조를 갖고 하부는 U자형의 구조를 갖고 있으며, 상부의 선폭(W2)은 하부의 선폭(W1)보다 더 크게 형성되는 것이 바람직하다.
특히, 리세스 패턴의 하부에는 매립 게이트(35B)가 형성되며, 리세스 패턴(33A')의 상부에 벌브형 구조는 매립 게이트(35B)의 일부 측벽을 노출시키는 구조로 형성된다.
그리고, 매립 게이트(35B) 상에 즉, 리세스 패턴의 상부에는 보호막(36A)이 형성된다. 결국, 매립 게이트(35B)의 일부 측벽은 보호막(36A)에 의해 감싸는 구조를 갖는다. 즉, 보호막(36A)은 매립 게이트(35B)의 상부면 뿐 아니라, 매립 게이트(35B)의 일부 측벽을 보호하는 3면 실링(Sealing) 구조를 갖는다.
그리고, 매립 게이트(35B)를 포함하는 기판(30) 상에 비트라인 패턴(37)이 형성되며, 비트라인 패턴(37)의 측벽에는 측벽 보호막(38)이 형성된다. 이때, 측벽 보호막(38)은 후속 스토리지 노드 콘택(Storage Node Contact)의 오픈면적 확보를 위해 두껍게 형성할 수 없다.
그러나, 매립 게이트(35B) 상부에 보호막(36A)이 매립 게이트(35B)의 상부면 뿐 아니라 일부 측벽을 보호하는 3면 실링 구조를 갖고 형성되므로, 후속 스토리지 노드 콘택과 매립 게이트 간의 자기정렬콘택 패일을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 2와 동일한 도면부호를 사용하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(30)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(31)을 형성한다. 이때, 소자분리막(31)은 고밀도플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(31)에 의해 활성영역(30A, Active Area)이 정의된다.
이어서, 기판(30) 상에 하드마스크 패턴(32, Hard Mask Pattern)을 형성한다. 하드마스크 패턴(32)은 기판(30)을 식각하기 위한 것으로, 실리콘에 대해 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 산화막과 질화막의 적층구조로 형성한다. 이때, 산화막(32)은 질화막(33)과 기판(30) 계면의 완충박막 역할을 하며, 질화막(33)은 기판(30)을 식각하기 위한 실질적인 하드마스크 역할을 한다.
이어서, 하드마스크 패턴(32)을 식각장벽 기판(30)을 식각하여 매립게이트용 리세스 패턴(33A, 33B)를 형성한다. 이때, 리세스 패턴(33A, 33B)은 활성영역(30A)은 물론 소자분리막(31)에도 형성될 수 있다. 한편, 활성영역(30A)과 소자분리막(31)간 식각선택비가 다르므로 소자분리막(31)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(31)에서 리세스 패턴(33B)의 깊이가 활성영역의 리세스 패턴(33A)의 깊이보다 더 깊어질 수 있다. 예를 들어, 활성영역(30A)에 형성되는 트렌치의 깊이가 1000～1500Å일 때, 소자분리막(31)에 형성되는 트렌치의 깊이는 1500～2000Å일 수 있다.
도 3b에 도시된 바와 같이, 리세스 패턴(33A, 33B)를 매립하도록 기판(30)의 전면에 도전물질(35)을 증착한다. 이때, 도전물질(35)은 금속막을 포함하며, 금속막은 예컨대 티타늄질화막(TiN)의 단층막, 티타늄질화막(TiN)과 텅스텐막(W)의 적층막 및 탄탈륨질화막(TaN)과 텅스텐막(W)의 적층막으로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 적층막을 포함한다. 도전물질(35)을 형성하기 전에 리세스 패턴(33A)의 단차를 따라 게이트 절연막(34)을 형성할 수 있다.
도 3c에 도시된 바와 같이, 도전물질(35, 도 3b 참조)에 대해 하드마스크 패턴(32)의 표면이 노출되는 타겟으로 평탄화 공정을 진행한다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 포함한다.
따라서, 리세스 패턴(33A, 33B) 내부 및 하드마스크 패턴(32) 사이에 도전물질(35A)이 잔류한다.
도 3d에 도시된 바와 같이, 에치백(Etchback) 공정을 통해 도전물질(35A, 도 3c 참조)을 리세스시킨다. 이에 따라, 리세스 패턴(33A, 33B)의 일부를 매립하는 형태의 도전물질(35B)이 잔류하며, 잔류하는 도전물질은 매립 게이트(Buried gate, 35B)가 된다.
도 3e에 도시된 바와 같이, 등방성 식각으로 활성영역의 리세스 패턴(33A') 의 상부 선폭을 증가시킨다. 도시되지는 않았으나, 활성영역의 리세스 패턴(33A')만 선택적으로 식각하기 위해 소자분리막(31)은 덮고, 활성영역(30A) 만을 오픈시키는 마스크 패턴을 형성할 수 있다. 이때, 마스크 패턴은 실리콘에 대해 선택비를 갖고, 이후 제거가 쉬운 물질로 형성하는 것이 바람직하며, 예컨대, 감광막을 사용할 수 있다.
등방성 식각은 건식식각으로 진행할 수 있으며, 이때 매립 게이트(35B)의 손실을 방지하기 위해 금속막에 대해 선택비를 갖고, 실리콘만을 선택적으로 식각하는 가스를 사용하는 것이 바람직하다.
등방성 식각에 의해 매립 게이트(35B)가 형성되지 않은 부분 즉, 리세스 패턴(33A')의 상부 선폭이 볼(Ball)타입으로 식각되면서 증가된다. 선폭이 증가된 리세스 패턴(33A')의 상부는 매립 게이트(35B)의 일부 측벽을 오픈시키는 형태가 되며, 식각되지 않은 소자분리막(31)은 그대로 잔류한다.
등방성 식각을 진행하기 전에 소자분리막(31)을 덮는 마스크 패턴을 형성한 경우, 이를 제거하며, 마스크 패턴이 감광막인 경우 산소 스트립 공정으로 제거할 수 있다.
도 3f에 도시된 바와 같이, 매립 게이트(35B) 상부를 갭필할 때까지 전면에 보호막(36)을 형성한다. 보호막(36)은 갭필특성이 우수할뿐만 아니라 후속 공정에서 열에 의해 매립 게이트(35B)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 보호막(36)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실 라잔을 원료로 하는 스핀온절연막(SOD)을 포함한다.
도 3g에 도시된 바와 같이, 보호막(36)에 전면식각을 진행하여 하드마스크패턴(32)에 의해 분리되는 각각의 보호막패턴(36B)을 형성한다.
이어서, 하드마스크 패턴(32)을 제거한다.
위와 같이, 도 3e에서 리세스 패턴(33A')의 상부의 선폭을 증가시켜 매립 게이트(35B)의 일부측벽을 오픈시킴으로써, 나머지 리세스 패턴(33A')에 매립된 보호막패턴(36A)은 매립 게이트(35B)의 일부측벽을 보호하는 구조를 갖는다. 즉, 소자분리막에 매립된 매립 게이트(35B)의 경우 보호막패턴(36A)이 매립 게이트(35B)의 상부면만을 덮고 있으나, 활성영역의 보호막패턴(36A)은 매립 게이트(35B)의 상부면 및 일부측벽을 덮는 형태를 갖는다.
도 3h에 도시된 바와 같이, 매립 게이트(35B)를 포함하는 기판(30) 상에 비트라인(37)을 형성하고, 비트라인(37)의 측벽에 측벽 보호막(38)을 형성한다. 비트라인(37)은 배리어메탈(37A), 금속전극(37B) 및 비트라인 하드마스크(37C)의 적층구조를 갖는다.
후속 공정으로, 비트라인(37) 사이를 매립하는 절연막을 형성하고, 절연막을 선택적으로 식각하여 스토리지 노드 콘택 홀을 형성하고, 콘택 홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성할 수 있다.
위와 같이, 매립 게이트(35B)의 선폭(W1)보다 보호막패턴(36A)의 선폭(W2)이 더 넓게 형성되고, 보호막패턴(36A)이 매립 게이트(35B)의 일부 측벽을 보호하는 형태를 갖도록 함으로써, 오픈 면적 확보를 위해 측벽 보호막(38)을 얇은 두께로 형성하여도, 후속 스토리지 노드 콘택 형성시 매립 게이트(35B)와 스토리지 노드 콘택의 자기정렬 콘택 패일(Self Aligned Contact Fail)을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하기 위한 공정 단면도,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
Claims (9)
- 기판에 리세스 패턴을 형성하는 단계;상기 리세스 패턴의 일부를 매립하는 매립 게이트를 형성하는 단계;등방성 식각으로 상기 리세스 패턴의 상부의 선폭을 증가시키는 단계; 및상기 매립 게이트 상에 상기 증가된 리세스 패턴의 상부를 매립하는 보호막을 형성하는 단계를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 보호막을 형성하는 단계 후,상기 기판 상에 비트라인 패턴을 형성하는 단계;상기 비트라인 패턴의 측벽에 측벽보호막을 형성하는 단계;상기 기판 상에 상기 비트라인 패턴 사이를 매립하는 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여 상기 기판에 연결되는 스토리지 노드 콘택홀을 형성하는 단계; 및상기 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성하는 단계
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 등방성 식각은 건식식각으로 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 등방성 식각은 상기 매립 게이트에 대하여 선택비를 갖고, 상기 기판만을 식각하는 가스를 사용하여 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 등방성 식각은 실리콘식각가스를 이용하여 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 매립게이트를 형성하기 전에,
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 보호막은 절연물질로 형성하는 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 보호막은 산화막인 매립 게이트를 갖는 반도체 장치 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 등방성 식각은,상기 리세스 패턴이 상기 매립 게이트의 일부 측벽을 노출시키는 타겟으로 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
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| KR1020090128452A KR101116286B1 (ko) | 2009-12-21 | 2009-12-21 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
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| KR1020090128452A KR101116286B1 (ko) | 2009-12-21 | 2009-12-21 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
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ID=44402811
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| KR1020090128452A KR101116286B1 (ko) | 2009-12-21 | 2009-12-21 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
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Citations (2)
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| KR20070002644A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100723527B1 (ko) | 2006-02-13 | 2007-05-30 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자 |
-
2009
- 2009-12-21 KR KR1020090128452A patent/KR101116286B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20070002644A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100723527B1 (ko) | 2006-02-13 | 2007-05-30 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자 |
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