KR20060072375A - 반도체 메모리 소자 제조 방법 - Google Patents

반도체 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 게이트 전극이 형성된 실리콘 기판 상에 제1 층간절연막을 형성하는 단계, 제1 층간절연막을 선택적으로 식각하여 셀 영역에 랜딩 플러그 콘택홀을 형성하는 단계, 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택 폴리실리콘을 형성하는 단계, 랜딩 플러그 콘택 폴리실리콘이 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계, 및 직사각형 타입의 비트라인 콘택 마스크를 이용한 사진 및 식각 공정에 의해 상기 제1 및 제2 층간절연막을 관통하여 셀 영역의 랜딩 플러그 콘택 폴리실리콘을 노출시키는 제1 비트라인 콘택홀과 주변회로 영역의 게이트 및 활성 영역을 노출시키는 제2 비트라인 콘택홀을 동시에 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공함으로써, 셀 영역의 게이트 하드마스크 어택에 의한 SAC 페일을 방지하고 콘택 저항 특성을 확보하면서 제조 공정을 단순화할 수 있다.
비트라인 콘택홀, 콘택저항, 공정단순화, 비트라인 콘택 마스크

Description

반도체 메모리 소자 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 도시한 단면도.
도 2는 제1 비트라인 콘택홀 형성시 게이트 하드마스크 질화막(SiN)이 일부 노출된 것을 도시한 평면도.
도 3은 게이트 하드마스크 어택이 발생된 것을 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정을 도시한 단면도.
도 5는 셀 영역의 제1 비트라인 콘택 마스크를 종래의 원형 타입이 아닌 직사각형 타입으로 형성하여 하부의 게이트 하드마스크와 오버랩되지 않음을 보여주는 평면도.
도 6은 랜딩 플러그 콘택 폴리실리콘과의 접촉 면적이 증가된 것을 도시한 평면도 및 A-A'에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 11: 게이트 전극
12, 15: 층간절연막 13: 랜딩 플러그 콘택홀
14: 랜딩 플러그 콘택 폴리실리콘 16: 제1 비트라인 콘택홀
17: 제2 비트라인 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 메모리 소자 제조 공정 중 비트라인 콘택홀 형성 기술에 관한 것이다.
DRAM 제조 공정에서 셀 영역에 형성되는 제1 비트라인 콘택홀은 상부의 비트라인과 하부의 랜딩 플러그를 연결하기 위한 것이고, 주변회로 영역에 형성되는 제2 비트라인 콘택홀은 상부의 비트라인과 하부의 게이트 및 활성 영역을 연결하기 위한 것이다.
100nm급 반도체 메모리 소자에 있어서, 제1 비트라인 콘택홀은 제2 층간절연막(SiO2)의 약 1000Å 정도가 식각 타겟이 되고, 제2 비트라인 콘택홀은 제2 층간절연막(SiO2)의 약 1000Å 및 제1 층간절연막(BPSG)의 약 2000Å(활성 영역과의 연결)과 게이트 하드마스크 질화막(gate hardmask nitride)(SiN)의 약 1000Å(게이트와의 연결) 정도가 식각 타겟이 된다. 따라서, 제1 비트라인 콘택홀을 형성하는 공정과 제2 비트라인 콘택홀을 형성하는 공정은 도 1에 도시된 바와 같이 식각 대상 물 질 및 두께가 서로 상이하여 동시에 수행하기가 어렵다.
종래 기술에서는, 제1 비트라인 콘택홀을 형성할 때 도 2의 평면도에 도시된 바와 같이 게이트 하드마스크 질화막(SiN)이 일부 노출되기 때문에, 게이트 하드마스크 어택(attack)을 방지하기 위하여 질화막(SiN)은 잘 식각하지 않으면서 산화막(SiO2)은 잘 식각하는 화학물을 사용하고 있다. 반면, 제2 비트라인 콘택홀을 형성할 때는, 산화막(SiO2)과 게이트 하드마스크 질화막을 식각해야 하기 때문에 산화막(SiO2)과 질화막 양쪽 모두를 잘 식각하는 화학물을 사용하고 있다. 따라서, 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 형성하기 위해 제2 비트라인 콘택홀을 타겟으로 식각을 하게 되면, 도 3의 단면도에 도시된 바와 같이 셀 영역의 게이트 하드마스크가 어택을 받게 되어 SAC(Self-Aligned Contact: 자기 정렬 콘택) 페일(fail)을 일으키게 된다. 이러한 문제점으로 인해 제1 비트라인 콘택홀을 형성할 때 게이트 하드마스크가 노출되지 않도록 제1 비트라인 콘택홀의 임계치수(Critical Dimension: CD)를 줄이는 방법도 있으나, 콘택 저항을 상승시키는 문제 때문에 이 방법 또한 한계가 존재한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 영역의 게이트 하드마스크 어택에 의한 SAC 페일을 방지하고 콘택 저항 특성을 확보하면서 제조 공정을 단순화할 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 게이트 전극이 형성된 실리콘 기판 상에 제1 층간절연막을 형성하는 단계, 제1 층간절연막을 선택적으로 식각하여 셀 영역에 랜딩 플러그 콘택홀을 형성하는 단계, 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택 폴리실리콘을 형성하는 단계, 랜딩 플러그 콘택 폴리실리콘이 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계, 및 직사각형 타입의 비트라인 콘택 마스크를 이용한 사진 및 식각 공정에 의해 제1 및 제2 층간절연막을 관통하여 셀 영역의 랜딩 플러그 콘택 폴리실리콘을 노출시키는 제1 비트라인 콘택홀과 주변회로 영역의 게이트 및 활성 영역을 노출시키는 제2 비트라인 콘택홀을 동시에 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명에 따르면, 제1 비트라인 콘택홀 형성 단계와 제2 비트라인 콘택홀 형성 단계를 동시에 수행할 수 있으므로 제조 공정을 단순화할 수 있어 제품의 생산 비용을 감소시킬 수 있으며, 이에 따라 제품의 경쟁력을 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법의 일련의 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 소자분리막 및 게이트 산화막(도시되지 않음)을 포함한 소정의 하부 구조가 형성된 실리콘 기판(10)상에 폴리실리콘/텅스텐 실리사이드/나이트라이드 적층 구조의 게이트 전극(11)을 형성한다.
그 다음, 도 4b에 도시된 바와 같이, 게이트 전극(11)이 형성된 전체 구조상에 제1 층간절연막(12)을 형성한다.
그 다음, 도 4c에 도시된 바와 같이, 랜딩 플러그 콘택 마스크를 이용한 사진 및 식각 공정에 의해 셀 영역에 실리콘 기판(10)이 노출되도록 층간절연막(12)을 선택적으로 식각하여 랜딩 플러그 콘택홀(13)을 형성한다.
그 다음, 도 4d에 도시된 바와 같이, 도핑된 폴리실리콘막을 증착하고 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화를 이루어 랜딩 플러그 콘택 폴리실리콘(14)을 형성한다.
그 다음, 도 4e에 도시된 바와 같이, 랜딩 플러그 콘택 폴리실리콘(14)이 형성된 전체 구조상에 제2 층간절연막(15)을 형성한다.
그 다음, 도 4f에 도시된 바와 같이, 직사각형 타입의 비트라인 콘택 마스크를 이용한 사진 및 식각 공정에 의해 제1 및 제2 층간절연막을 관통하여 셀 영역의 랜딩 플러그 콘택 폴리실리콘을 노출시키는 제1 비트라인 콘택홀과 주변회로 영역의 게이트 및 활성 영역을 노출시키는 제2 비트라인 콘택홀을 동시에 형성한다.
도 5에 도시된 바와 같이, 본 발명은 셀 영역의 제1 비트라인 콘택 마스크로서, 종래의 원형 타입이 아닌 직사각형 타입의 비트라인 콘택 마스크를 이용함으로써, 제1 비트라인 콘택홀의 저항은 증가하지 않으면서 하부의 게이트 하드마스크와 오버랩되는 것(게이트 하드마스크 어택)을 방지할 수 있으며, 제1 비트라인 콘택홀을 랜딩 플러그 콘택 폴리실리콘 방향으로 길게 형성함으로써, 랜딩 플러그 콘택 폴리실리콘과 제1 비트라인 콘택홀의 접촉 면적을 최대화하여 제1 비트라인 콘택홀 저항을 감소시키고, 후속하여 형성될 비트라인과의 오버랩 마진을 향상시킬 수 있다.
또한, 식각 대상 물질과 식각 두께가 상이한 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 형성하기 위해서는 제2 비트라인 콘택홀을 타겟으로 식각하는 동안 상대적으로 식각 두께가 얇은 제1 비트라인 콘택홀 영역에서 어택받는 층이 없어야 한다. 이에 따라, 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 식각하기 위해서, 식각은 4단계로 수행되며, 1단계에서는 CF4/CHF3/O2 가스로 바닥부 ARC를 제거하고, 2단계에서는 산화막을 잘 식각하는 CF4/Ar/O2 가스로 제1 층간절연막을 식각하고, 3단계에서는 산화막과 질화막을 모두 잘 식각하면서 실리콘과는 선택비를 갖는 CHF3/O2 가스로 제2 층간절연막 및 게이트 하드마스크를 식각하고, 마지막으로, 4단계에서는 식각 손실 층(etch damage layer)을 제거하기 위해 Ar/O2 가스로 처리한다. 3단계에서, 랜딩 플러그 콘택 폴리실리콘에 대해 높은 선택비를 가지는 CHF3/O2 화학물 대신에 상대적으로 낮은 선택비를 갖는 CF4/O 2 화학물을 사용하여 랜딩 플러그 콘택 폴리실리콘을 일정량 식각함으로써, 제1 비트라인 콘택홀과 랜딩 플러그 콘택 폴리실리콘과의 접촉 면적을 증가시켜 제1 비트라인 콘택홀 저항을 감소시킨다(도 6 참조). 이러한 복수 단계 식각 레시피를 사용하여 게이트 하드마스크를 식각할 때, 핫(hot) 인산을 이용한 습식 식각을 실시하여 질화막(SiN)만 선택적으로 제거한다. 또한, 추후에 진행될 비트라인 식각시 비트라인으로 가려지지 않는 직사각형 타입의 제1 비트라인 콘택홀에 채워진 텅스텐의 식각을 방지하기 위해 비트라인 장벽금속 식각시 텅스텐에 대해 높은 선택비를 갖는 Cl2/BCl3 가스를 사용한다.
따라서, 종래에는 셀 영역에 형성되는 제1 비트라인 콘택홀과 주변회로 영역에 형성되는 제2 비트라인 콘택홀을 동시에 식각하기가 어려웠기 때문에 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 각각 분리하여 2 단계의 마스크 공정으로 나누어 진행하였지만, 본 발명에 따르면 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 식각할 수 있기 때문에 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 마스크 패터닝함으로써 마스크 공정을 1 단계로 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 셀 영역의 제1 비트라인 콘택 마스크로서, 종래의 원형 타 입이 아닌 직사각형 타입의 비트라인 콘택 마스크를 이용함으로써, 제1 비트라인 콘택홀의 저항은 증가하지 않으면서 하부의 게이트 하드마스크와 오버랩되는 게이트 하드마스크 어택에 의한 SAC 페일을 방지할 수 있으며, 제1 비트라인 콘택홀을 랜딩 플러그 콘택 폴리실리콘 방향으로 길게 형성함으로써, 랜딩 플러그 콘택 폴리실리콘과 제1 비트라인 콘택홀의 접촉 면적을 최대화하여 제1 비트라인 콘택홀 저항을 감소시키고, 후속하여 형성될 비트라인과의 오버랩 마진을 향상시킬 수 있다. 또한, 제1 비트라인 콘택홀 형성 단계와 제2 비트라인 콘택홀 형성 단계를 동시에 수행할 수 있으므로 제조 공정을 단순화할 수 있어 제품의 생산 비용을 감소시킬 수 있으며, 이에 따라 제품의 경쟁력을 확보할 수 있다.

Claims (7)

  1. 게이트 전극이 형성된 실리콘 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 선택적으로 식각하여 셀 영역에 랜딩 플러그 콘택홀을 형성하는 단계;
    상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택 폴리실리콘을 형성하는 단계;
    상기 랜딩 플러그 콘택 폴리실리콘이 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계; 및
    직사각형 타입의 비트라인 콘택 마스크를 이용한 사진 및 식각 공정에 의해 상기 제1 및 제2 층간절연막을 관통하여 셀 영역의 랜딩 플러그 콘택 폴리실리콘을 노출시키는 제1 비트라인 콘택홀과 주변회로 영역의 게이트 및 활성 영역을 노출시키는 제2 비트라인 콘택홀을 동시에 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 비트라인 콘택홀을 상기 랜딩 플러그 콘택 폴리실리콘 방향으로 길게 형성함으로써, 상기 랜딩 플러그 콘택 폴리실리콘과 상기 제1 비트라인 콘택홀의 접촉 면적을 최대화하여 상기 제1 비트라인 콘택홀 저항을 감소시키고, 후속하 여 형성될 비트라인과의 오버랩 마진을 향상시키는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    식각 대상 물질과 식각 두께가 서로 다른 제1 비트라인 콘택홀과 제2 비트라인 콘택홀을 동시에 식각하기 위해서 복수 단계 식각 레시피를 사용하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  4. 제3항에 있어서,
    상기 복수 단계 식각 레시피를 사용하여 게이트 하드마스크를 식각할 때, 핫(hot) 인산을 이용한 습식 식각을 실시하여 질화막(SiN)만 선택적으로 제거하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 주변회로 영역의 제2 비트라인 콘택홀을 식각하는 동안 상기 셀 영역의 제1 비트라인 콘택홀 하부의 랜딩 플러그 콘택 폴리실리콘이 식각되는 것을 방지하 기 위해 산화막(SiO2) 및 질화막(SiN)은 잘 식각하면서도 랜딩 플러그 콘택 폴리실리콘에 대해서는 높은 선택비를 가지는 CHF3/O2 화학물을 사용하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  6. 제5항에 있어서,
    상기 랜딩 플러그 콘택 폴리실리콘에 대해 높은 선택비를 가지는 CHF3/O2 화학물 대신에 상대적으로 낮은 선택비를 갖는 CF4/O2 화학물을 사용하여 랜딩 플러그 콘택 폴리실리콘을 일정량 식각함으로써, 상기 제1 비트라인 콘택홀과 상기 랜딩 플러그 콘택 폴리실리콘과의 접촉 면적을 증가시켜 상기 제1 비트라인 콘택홀 저항을 감소시키는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    비트라인 식각시 비트라인으로 가려지지 않는 직사각형 타입의 제1 비트라인 콘택홀에 채워진 텅스텐의 식각을 방지하기 위해 비트라인 장벽금속 식각시 텅스텐에 대해 높은 선택비를 갖는 Cl2/BCl3 가스를 사용하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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