KR100604812B1 - 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 77
- 239000002184 metal Substances 0.000 claims abstract description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 87
- 230000004888 barrier function Effects 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명의 반도체 소자의 제조 방법은, 반도체 기판 위에서 제1 층간 절연막으로 둘러싸인 도전막 패드와, 그 위를 덮는 제2 층간 절연막, 및 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 셀 영역과, 반도체 기판 위에서 제1 및 제2 층간 절연막에 의해 둘러싸인 메탈 스터드, 및 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 코어 영역을 갖는 반도체 소자의 제조 방법에 관한 것이다. 상기 방법에 따르면, 먼저 도전막 스택을 식각 마스크로 셀 영역의 도전막 패드와 코어 영역의 메탈 스터드를 노출시키고, 이어서 전면에 실리콘 질화막을 형성한다. 그리고 이 실리콘 질화막을 덮는 제3 층간 절연막을 형성한 후에, 제3 층간 절연막과 실리콘 질화막과의 식각 선택비를 이용한 식각 공정을 수행하여 셀 영역의 도전막 패드를 노출시키면서 셀 영역의 제2 층간 절연막 및 도전막 스택의 측벽에 스페이서를 형성한다. 다음에 스페이서 사이에 도전성 물질을 채워서 도전막 패드와 접촉되는 도전성 플러그를 형성한다.
Description
도 1 및 도 2는 통상적인 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법의 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 3a 및 도 3b는 통상적인 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법의 다른 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 자기 정렬된 컨택을 이용한 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자, 특히 DRAM(Direct Random Access Memory)과 같은 반도체 메모리 소자의 집적도가 증가하면서 사진 식각 공정의 오정렬 마진(misalign margin)이 매우 협소해지고 있다. 이에 따라, 최근에는 오정렬 마진 확보를 위해서 자기 정렬된 컨택(SAC : Self Aligned Contact) 공정이 이용된다. 그러나 자기 정렬된 컨택 공정을 이용하더라도, 소자의 계속되는 집적도 증가로 인하여 여러가지 새로운 문제점들이 발생되고 있다. 이를 도면들을 참조하면서 보다 상세히 설명하기로 한다.
도 1 및 도 2는 통상적인 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법의 문제점을 설명하기 위하여 나타내 보인 단면도들로서, 보다 구체적으로 도 1은 통상적인 자기 정렬된 컨택 공정을 적용하기 위한 비트 라인 스페이서를 형성하는 단계 직전의 반도체 메모리 소자의 셀 영역 및 코어 영역을 나타내 보인 단면도이고, 도 2는 셀 영역에만 비트 라인 스페이서가 형성된 반도체 소자의 셀 영역 및 코어 영역을 나타내 보인 단면도이다. 도 1 및 도 2에서 동일한 참조 부호는 동일한 요소를 나타낸다.
먼저 도 1을 참조하면, 셀 영역의 반도체 기판(10) 위에는 커패시터 스토리지 전극과의 컨택을 위한 BC(Buried Contact) 패드(11)가 형성되며, 층간 절연막(12)은 BC 패드(11)를 완전히 덮도록 형성된다. 코어 영역의 반도체 기판(10) 위에는 메탈 컨택(metal contact)을 위한 스터드(stud)(13)가 층간 절연막(12)에 의해 둘러싸이도록 형성된다. 셀 영역 및 코어 영역 모두에서, 층간 절연막(12) 위에는 비트 라인 스택(14)들이 형성된다. 각 비트 라인 스택(14)은 비트 라인 도전층(14a)과 캡층(14b)이 순차적으로 적층된 구조로 형성된다. 상기 비트 라인 스택(14)을 형성한 후에는, 스페이서 형성을 위한 실리콘 질화막(15)이 층간 절연막(12), 비트 라인 스택(14) 및 스터드(13) 위에 형성된다.
상기 비트 라인 스택(14)의 측벽에 스페이서를 형성하여 자기 정렬된 컨택 공정을 수행하기 위해서는, 상기 실리콘 질화막(15)을 에치 백(etch back)하여야 한다. 그러나 이 경우 코어 영역의 스터드(13) 위의 실리콘 질화막(15)도 제거되어 스터드(13) 표면이 노출되게 된다. 이 단계에서 스터드(13) 표면이 노출되게 되면, 후속 메탈 컨택 형성 공정에서의 식각 저지막 없이 절연막인 실리콘 산화막을 식각하여야 하므로 과도 식각이 이루어질 수 있다는 문제가 있다. 상기 과도 식각을 방지하기 위하여 실리콘 질화막(15)에 대한 에치 백 공정을 수행하지 않아야 하는데, 이 경우에는 후속 단계에서 셀 영역에 형성될 BC 플러그가 BC 패드(11)와 연결이 되지 않는다는 문제가 생긴다.
따라서 이와 같은 모든 문제점을 해결하기 위해서는, 도 2에 도시된 바와 같이, 코어 영역만을 덮는 포토레지스트막 패턴(16)을 형성한 후에 셀 영역의 실리콘 질화막(15)만을 에치백하여 셀 영역에만 비트 라인 스페이서(17)를 형성하는 공정을 수행하여야 한다. 그러나 이 경우에는 상기 포토레지스트막 패턴(16) 형성을 위한 마스크가 1장 더 필요하다는 단점이 있다.
이 외에도 비트 라인 스페이서(17) 형성 이후에 자기 정렬된 컨택을 형성하기 위하여 수행되는 식각 공정에 있어서도, 비트 라인 스페이서(17) 사이의 간격이 좁아짐에 따라 미스얼라인이 발생되어 하부의 층간 절연막(12)이 식각 되는 동안에 비트 라인 캡층(14b) 및 비트 라인 스페이서(17)가 과도 식각될 수 있다. 이와 같이 비트 라인 캡층(14b) 및 비트 라인 스페이서(17)가 과도 식각되면, 비트 라인 도전층(14a)이 노출되게 되며, 결국 노출된 비트 라인 도전층(14a)과 비트 라인 스페이서(17) 사이에 형성될 BC 플러그(미도시)가 숏(short)되어 소자의 신뢰성이 악 화된다는 문제도 발생한다.
도 3a 및 도 3b는 통상적인 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법의 다른 문제점을 설명하기 위하여 나타내 보인 단면도들로서, 보다 구체적으로 도 3a는 스페이서를 형성하기 위하여 실리콘 질화막을 제거함으로써 메탈 컨택을 위한 스터드의 표면이 노출된 반도체 소자의 코어 영역을 나타낸 단면도이고, 도 3b는 메탈 스터드와의 메탈 컨택을 위한 컨택 홀을 형성할 때 미스얼라인이 발생된 반도체 소자의 코어 영역을 나타내 보인 단면도이다.
먼저 도 3a를 참조하면, 코어 영역의 반도체 기판(20) 위에 게이트 절연막(미도시)을 개재하여 게이트 스택(21)이 형성되며, 게이트 스택(21) 측면에는 게이트 스페이서(22)가 형성된다. 상기 게이트 스택(21)은 게이트 도전막(21a)과 절연성 캡층(21b)가 순차적으로 적층된 구조이다. 게이트 스페이서(22) 사이에는 반도체 기판(20)의 액티브 영역과 컨택되는 메탈 스터드(23)가 형성되는데, 이 메탈 스터드(23)는 제1 층간 절연막(24)에 의해 액티브 영역 이외의 다른 영역과 절연된다. 그리고 메탈 스터드(23)와 제1 층간 절연막(24) 위에는 제2 층간 절연막(25)이 형성된다. 이 상태에서 메탈 스터드(23)와의 메탈 컨택을 위한 컨택 홀을 형성하기 위하여 제2 층간 절연막(25) 위에 마스크막 패턴(26)을 형성한다. 이때 소자의 집적도 증가에 따라 미스얼라인(d)이 발생될 개연성이 매우 높다.
다음에 도 3b를 참조하면, 상기 마스크막 패턴(26)을 식각 마스크로 한 식각 공정을 수행하여 제2 층간 절연막(25)의 노출 부분을 제거한다. 그런데 통상적으로 게이트 스택과의 컨택을 위한 식각 공정도 동시에 수행된다. 이때 게이트 스택 이의 게이트 캡층도 또한 제거되어야 하므로 식각되어야 할 깊이가 서로 다르게 되며, 따라서 메탈 스터드(23)의 상부(A)가 식각되는 현상이 발생될 수 있다. 도면의 A 부분에서의 점선은 본래의 메탈 스터드(23)의 상부 표면을 나타낸다.
한편, 상기 미스 얼라인에 의해 메탈 스터드(23) 측부의 제1 층간 절연막(24)의 일부가 식각될 수 있는데, 이 경우에는 후속 공정에서 형성되는 장벽 금속층(미도시)이 메탈 스터드(23)의 노출 측면(B)에서 끊어져서 소자의 신뢰성을 악화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 상기와 같이 소자의 집적도 증가에 따라 발생되는 문제점들의 발생을 억제시킬 수 있는 자기 정렬된 컨택을 이용한 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에서 제1 층간 절연막으로 둘러싸인 도전막 패드와, 상기 제1 층간 절연막 및 도전막 패드를 덮는 제2 층간 절연막, 및 상기 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 셀 영역과, 반도체 기판 위에서 상기 제1 및 제2 층간 절연막에 의해 둘러싸인 메탈 스터드, 및 상기 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 코어 영역을 갖는 반도체 소자의 제조 방법에 있어서, 상기 도전막 스택을 식각 마스크로 상기 셀 영역 및 코어 영역 내의 상기 제2 층간 절연막의 노출 부분을 제거하여 상기 셀 영역의 도전막 패드와 상기 메탈 스터드를 노출시키되, 상기 메탈 스터드의 상부가 상기 제1 층간 절연막 위로 돌출되도록 하는 단계; 상기 셀 영역의 도전막 스택, 제2 층간 절연막의 측벽 및 도전막 패드와, 상기 코어 영역의 도전막 스택, 제2 층간 절연막의 측벽, 제1 층간 절연막의 노출 표면 및 메탈 스터드의 노출 표면을 덮는 실리콘 질화막을 형성하는 단계; 상기 셀 영역 및 코어 영역의 실리콘 질화막을 덮는 제3 층간 절연막을 형성하는 단계; 상기 제3 층간 절연막과 실리콘 질화막과의 식각 선택비를 이용한 식각 공정을 수행하여 상기 셀 영역의 도전막 패드를 노출시키면서 상기 셀 영역의 제2 층간 절연막 및 도전막 스택의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 사이에 도전성 물질을 채워서 상기 도전막 패드와 접촉되는 도전성 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 셀 영역 및 코어 영역의 도전막 스택은, 도전층과 절연성 캡층이 순차적으로 적층된 구조인 것이 바람직하다.
상기 식각 공정은 상기 코어 영역은 덮고 상기 셀 영역은 노출시키는 마스크막 패턴을 형성한 후에 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 코어 영역의 제3 층간 절연막 위에 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 식각 마스크로 상기 제3 층간 절연막을 제거하여 상기 메탈 스터드 위의 실리콘 질화막을 노출시키는 단계와, 상기 노출된 실리콘 질화막을 제거하여 상기 메탈 스터드의 상부 표면을 노출시키는 비아 홀을 형성하는 단계, 및 상기 비아 홀 내에 금속 물질을 채워서 메탈 컨택을 형성하는 단계를 더 포함할 수 있다. 이 경우 상기 비아 홀 내에 장벽층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 4 내지 도 8은 본 발명에 따른 자기 정렬된 컨택을 이용한 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4를 참조하면, 먼저 셀 영역의 반도체 기판(400) 위에는 커패시터 스토리지 전극과의 컨택을 위한 BC(Buried Contact) 패드(410)가 형성되며, 이 BC 패드(410)는 제1 층간 절연막(420)에 의해 상호 절연된다. BC 패드(410)와 제1 층간 절연막(420)은 제2 층간 절연막(430)에 의해 덮인다. 제2 층간 절연막(430) 위에는 비트 라인 스택(440)이 형성된다. 이 비트 라인 스택(440)은 비트 라인 도전층(441)과 캡층(442)이 순차적으로 적층된 구조로 형성된다. 상기 비트 라인 도전층(441)은 폴리실리콘막과 금속 실리사이드의 이중층으로 형성될 수 있으며, 이때 폴리실리콘막과 제2 층간 절연막(430) 사이에는 장벽층이 형성될 수도 있다.
한편 코어 영역의 반도체 기판(400) 위에는 제1 층간 절연막(420)과 제2 층간 절연막(430)이 순차적으로 적층되어 있으며, 메탈 컨택(metal contact)을 위한 스터드(stud)(450)가 상기 제1 층간 절연막(420) 및 제2 층간 절연막(430)을 관통하여 반도체 기판(400)의 액티브 영역과 직접 컨택된다. 상기 제2 층간 절연막(430) 위에는 비트 라인 스택(440)이 형성되는데, 이 비트 라인 스택(440)은 비트 라인 도전층(441)과 캡층(442)이 순차적으로 적층된 구조로 형성된다. 상기 비트 라인 도전층(441)은 폴리실리콘막과 금속 실리사이드의 이중층으로 형성되며, 이때 폴리실리콘막과 제2 층간 절연막(430) 사이에는 장벽층이 더 형성될 수도 있다. 상기 캡층(442)은 실리콘 질화막으로 형성된다.
다음에 도 5를 참조하면, 상기 비트 라인 스택(440)을 식각 마스크로 제2 층간 절연막(430)의 노출 부분을 제거한다. 그러면 셀 영역에서는 BC 패드(410)의 표면과 제1 층간 절연막(420)의 일부 표면이 노출된다. 코어 영역에서는 제1 층간 절연막(420)의 일부 표면이 노출되며, 메탈 스터드(450)는 그 상부가 제1 층간 절연막(420) 위로 돌출된다.
다음에 도 6을 참조하면, 도 5의 결과물 전면에 비트 라인 스페이서 형성용 실리콘 질화막(460)을 형성한다. 그리고 상기 실리콘 질화막(460)이 완전히 덮이도록 제3 층간 절연막(470)을 형성하고 평탄화한다. 상기 제3 층간 절연막(470)은 실리콘 산화막 혹은 SOG(Silicate On Glass)를 사용하여 형성할 수 있으며, 상기 평탄화는 화학적 기계적 평탄화(CMP ; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 다음에 코어 영역만을 덮는 포토레지스트막 패턴(480)을 형성한다.
다음에 도 7을 참조하면, 셀 영역의 실리콘 질화막(460)과 제3 층간 절연막(470) 사이의 식각 선택비를 이용하여 자기 정렬된 컨택 식각 공정을 수행한다. 그러면 제3 층간 절연막(470)은 완전히 제거되며, 비트 라인 스택(440) 측벽 에는 비트 라인 스페이서(465)가 형성된다. 한편 제3 층간 절연막(470)과 비트 라인 스택(440)의 상부에 있던 실리콘 질화막(460)이 완전히 제거되더라도 BC 패드(410) 상부의 실리콘 질화막(460)은 남아 있을 수 있다. 따라서 이 경우에는 추가 식각 공정으로 남아 있는 실리콘 질화막(460)을 완전히 제거하여 BC 패드(410)의 상부 표면이 완전히 노출되도록 한다. 이어서 비트 라인 스페이서(465) 사이에 폴리실리콘막을 채움으로써 BC 플러그(490)를 형성한다. 형성된 BC 플러그(490)는 BC 패드(410)와 직접 컨택된다.
다음에 도 8을 참조하면, 셀 영역에는 커패시터를 형성하는 한편 코어 영역에는 메탈 컨택을 형성한다. 셀 영역의 커패시터는 통상의 커패시터 형성 방법을 사용하므로 더 이상의 설명은 생략하기로 하며, 도면에도 나타내지 않기로 한다. 셀 영역의 커패시터를 형성한 후에는, 코어 영역 내에 메탈 컨택들을 형성하기 위하여 먼저 제3 층간 절연막(470) 위에 포토레지스트막 패턴(500)을 형성한다. 이 포토레지스트막 패턴(500)은 비아 홀이 형성될 제3 층간 절연막(470)의 표면을 노출시키는 개구부들을 갖는다. 다음에 상기 포토레지스트막 패턴(500)을 식각 마스크로 제3 층간 절연막(470)의 노출면을 제거한다. 메탈 스터드(450) 위의 실리콘 질화막(460)과 제3 층간 절연막(470) 사이에 식각 선택비가 존재하므로 실리콘 질화막(460)이 식각 저지막 역할을 수행하여 상기 식각 공정은 실리콘 질화막(460) 표면이 노출됨에 따라 종료된다. 따라서 상기 포토레지스트막 패턴(500) 형성시에 미스얼라인이 발생하더라도 메탈 스터드(450)의 측벽이 노출되는 현상이 발생되지 않는다.
상기 식각 공정이 종료된 후에는 식각 저지막 역할을 수행한 실리콘 질화막(460)을 제거하여 메탈 스터드(450)를 노출시키는 비아 홀(510)을 형성한다. 그리고 상기 비아 홀(510) 내에 장벽층과 금속막을 형성함으로써 메탈 컨택을 완성한다.
이상의 설명에서와 같이, 본 발명에 따른 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법에 의하면, 비트 라인 스택 형성과 함께 BC 패드의 표면이 노출되도록 층간 절연막을 식각하고, 이어서 실리콘 질화막을 형성한 후에 상기 실리콘 질화막과 층간 절연막과의 식각 선택비를 이용한 식각 공정을 진행함으로써 다음과 같은 이점들이 있다.
첫째로, 코어 영역 내의 실리콘 질화막을 유지시키면서 셀 영역 내에는 스페이서 형성과 BC 패드 노출에 의해 후속 공정에서의 BC 플러그와 BC 패드를 연결시킬 수 있다.
둘째로, 통상적인 방법과 비교하여 비트 라인 스택의 비트 라인 캡층과 스페이서의 충분한 두께를 확보할 수 있으므로, 마진 협소로 인한 비트 라인 도전층의 노출을 억제할 수 있다.
그리고 셋째로 코어 영역의 실리콘 질화막을 유지시키므로 메탈 컨택을 위한 비아 홀 형성시에 미스얼라인이 발생하더라도 비아 홀 바닥에서의 단차를 발생시키지 않으며, 이로 인하여 장벽층이 끊어지는 현상이 억제된다.
Claims (5)
- 반도체 기판 위에서 제1 층간 절연막으로 둘러싸인 도전막 패드와, 상기 제1 층간 절연막 및 도전막 패드를 덮는 제2 층간 절연막, 및 상기 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 셀 영역과, 반도체 기판 위에서 상기 제1 및 제2 층간 절연막에 의해 둘러싸인 메탈 스터드, 및 상기 제2 층간 절연막 위에 형성된 도전막 스택이 형성된 코어 영역을 갖는 반도체 소자의 제조 방법에 있어서,상기 도전막 스택을 식각 마스크로 상기 셀 영역 및 코어 영역 내의 상기 제2 층간 절연막의 노출 부분을 제거하여 상기 셀 영역의 도전막 패드와 상기 메탈 스터드를 노출시키되, 상기 메탈 스터드의 상부가 상기 제1 층간 절연막 위로 돌출되도록 하는 단계;상기 셀 영역의 도전막 스택, 제2 층간 절연막의 측벽 및 도전막 패드와, 상기 코어 영역의 도전막 스택, 제2 층간 절연막의 측벽, 제1 층간 절연막의 노출 표면 및 메탈 스터드의 노출 표면을 덮는 실리콘 질화막을 형성하는 단계;상기 셀 영역 및 코어 영역의 실리콘 질화막을 덮는 제3 층간 절연막을 형성하는 단계;상기 제3 층간 절연막과 실리콘 질화막과의 식각 선택비를 이용한 식각 공정을 수행하여 상기 셀 영역의 도전막 패드를 노출시키면서 상기 셀 영역의 제2 층간 절연막 및 도전막 스택의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서 사이에 도전성 물질을 채워서 상기 도전막 패드와 접촉되는 도전성 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제 조 방법.
- 제1항에 있어서,상기 셀 영역 및 코어 영역의 도전막 스택은, 도전층과 절연성 캡층이 순차적으로 적층된 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 식각 공정은 상기 코어 영역은 덮고 상기 셀 영역은 노출시키는 마스크막 패턴을 형성한 후에 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 코어 영역의 제3 층간 절연막 위에 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각 마스크로 상기 제3 층간 절연막을 제거하여 상기 메탈 스터드 위의 실리콘 질화막을 노출시키는 단계;상기 노출된 실리콘 질화막을 제거하여 상기 메탈 스터드의 상부 표면을 노출시키는 비아 홀을 형성하는 단계; 및상기 비아 홀 내에 금속 물질을 채워서 메탈 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 비아 홀 내에 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000061546A KR100604812B1 (ko) | 2000-10-19 | 2000-10-19 | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000061546A KR100604812B1 (ko) | 2000-10-19 | 2000-10-19 | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020030567A KR20020030567A (ko) | 2002-04-25 |
| KR100604812B1 true KR100604812B1 (ko) | 2006-07-28 |
Family
ID=19694296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000061546A KR100604812B1 (ko) | 2000-10-19 | 2000-10-19 | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100604812B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431816B1 (ko) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100966971B1 (ko) * | 2008-07-04 | 2010-06-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| KR101139463B1 (ko) * | 2010-07-15 | 2012-05-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
-
2000
- 2000-10-19 KR KR1020000061546A patent/KR100604812B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020030567A (ko) | 2002-04-25 |
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