KR20040065491A - 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법 - Google Patents

자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20040065491A
KR20040065491A KR1020030002474A KR20030002474A KR20040065491A KR 20040065491 A KR20040065491 A KR 20040065491A KR 1020030002474 A KR1020030002474 A KR 1020030002474A KR 20030002474 A KR20030002474 A KR 20030002474A KR 20040065491 A KR20040065491 A KR 20040065491A
Authority
KR
South Korea
Prior art keywords
stop layer
etch stop
spacer
forming
pattern
Prior art date
Application number
KR1020030002474A
Other languages
English (en)
Inventor
박병준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030002474A priority Critical patent/KR20040065491A/ko
Publication of KR20040065491A publication Critical patent/KR20040065491A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Abstract

자기정렬콘택을 갖는 반도체 소자의 형성 방법을 제공한다. 상기 방법에 따르면, 먼저 반도체 기판에 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서의 바깥 부분을 일부 제거한다. 바깥 부분이 일부 제거된 상기 스페이서를 갖는 반도체 기판의 전면 상에 식각저지막을 콘포말하게 적층한다. 상기 식각저지막 상에 층간절연막을 형성한다. 상기 층간절연막을 일부 패터닝하여 상기 식각저지막을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 식각저지막을 제거한다. 상기 트렌치안을 도전물질로 채운다. 평탄화 공정을 진행하여 상기 게이트 패턴의 상부를 노출시키는 동시에 상기 게이트 패턴들 사이에 도전물질 및 층간절연막을 남긴다. 상기 스페이서는 실리콘 산화막으로 형성한다. 따라서, 상기 방법에 의해 로딩 커패시턴스의 증가가 없으며, 자기정렬 콘택의 저항이 증가하지 않는다.

Description

자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법{Method of forming semiconductor device having self-align contact structure}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 좀 더 구체적으로 자기 정렬 콘택(Self-align contact, SAC) 구조를 갖는 반도체 장치의 형성 방법을 나타낸다.
반도체 소자가 고집적화됨에 따라 배선의 폭(width) 뿐만 아니라 배선과 배선간의 간격(space)도 현저하게 감소하고 있다. 특히 게이트 패턴들 사이에 콘택(contact)을 형성하는 것은 정렬 마진 소자분리 마진등을 확보하면서 이루어져야 하므로 콘택은 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 디램(DRAM) 소자와 같은 메모리 장치에 있어서, 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
메모리 셀과 같이, 같은 형태의 패턴이 반복되는 경우, 셀면적을 축소시키기 위하여 자기 정렬(self-align) 방법으로 콘택을 형성하는 방법이 개발되었다. 자기 정렬 콘택(SAC) 기술은 주변 구조물의 단차를 이용하여 콘택을 형성하는 방법으로서 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연막의 두께 및 식각 방법에 의해 다양한 크기의 콘택을 마스크의 사용 없이 형성할 수 있다. 따라서, 자기 정렬 콘택 기술은 정렬 마진을 필요로 하지 않으면서 미세한 콘택을 형성할 수 있다는 장점을 갖는다.
종래의 자기 정렬 콘택 기술은 다음과 같다. 먼저 반도체 기판에 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽과 상부를 각각 덮는 스페이서 및 캐핑막 패턴을 실리콘 질화막으로 형성한다. 상기 스페이서 및 상기 캐핑막 패턴이 형성된 반도체 기판의 전면 상에 층간절연막을 실리콘 산화막으로 형성한다. 상기 층간절연막을 일부 패터닝하여 캐핑막 패턴 및 스페이서에 의해 덮이는 게이트 패턴들을 노출시키는 트렌치를 형성한다. 게이트 패턴들 사이를 도전물질로 채우고 평탄화하여 콘택을 형성한다. 이렇게 형성된 반도체 소자에서 게이트 패턴은 절연막인 실리콘 질화막으로 둘러싸여있어 콘택으로부터 절연되어 전기적 쇼트가 발생하지 않는다. 그러나 실리콘 질화막의 유전율이 7.5이므로 유전율이 3.9인 실리콘 산화막을 이용하는 통상의 콘택 구조에 비해 로딩 커패시턴스(loading capacitance)가 2배 정도 증가하는 단점이 있다.
또한 상기 방법에 있어서, 실리콘 산화막으로 이루어지는 층간절연막과 식각 선택비가 크지 않아서 패터닝 과정에서 게이트 패턴을 보호하려면 스페이서의 두께를 현재 공정에서 적어도 200Å 이상으로 만들어야 한다. 그러나 반도체 소자가 고집적화됨에 따라, 반도체 기판과 콘택이 접하는 부분의 저항을 고려하면, 스페이서의 두께는 200Å 이하로 요구된다.
따라서, 상기 문제를 해결하기 위하여, 본 발명에 따른 기술적 과제는 로딩 커패시턴스를 줄이면서 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
도 1은 일반적인 디램 소자의 개략적인 평면도를 나타낸다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따라 디램 소자를 순차적으로 형성하는 방법을 개략적으로 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판에 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서의 바깥 부분을 일부 제거한다. 바깐 부분이 일부 제거된 상기 스페이서를 갖는 반도체 기판의 전면 상에 식각저지막을 콘포말하게 적층한다. 상기 식각저지막 상에 층간절연막을 형성한다. 상기 층간절연막을 일부 패터닝하여 상기 식각저지막을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 식각저지막을 제거한다. 상기 트렌치안을 도전물질로 채운다. 평탄화 공정을 진행하여 상기 게이트 패턴의 상부를 노출시키는 동시에 상기 게이트 패턴들 사이에 도전물질 및 층간절연막을 남긴다.
상기 방법에 있어서, 바람직하게는 상기 스페이서는 실리콘 산화막으로 형성되며, 상기 식각저지막은 실리콘 질화막으로 형성된다. 상기 게이트 패턴은 바람직하게는 차례로 적층된 게이트 절연막 패턴, 도전막 패턴 및 캐핑막 패턴으로 형성된다. 상기 스페이서의 바깥 부분을 일부 제거할 때 등방성 식각을 이용하여 진행된다. 상기 트렌치에 의해 노출된 상기 식각저지막을 제거할 때 등방성 식각을 이용하여 진행되며, 이때 상기 등방성 식각은 인산을 이용한 습식식각 또는 화학적 건식 식각(Chemical Dry Etch, CDE)이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 실시예에서는 디램 소자에 관해 설명하나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 일반적인 디램 소자의 개략적인 평면도를 나타낸다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따라 디램 소자를 순차적으로 형성하는 방법을 개략적으로 나타내는 공정단면도들이다. 도 2a 내지 도 2e에서 참조기호 'a'는 도 1의 I-I' 선을 따라 자른 단면도를 나타내고 'b'는 도 1의 II-II' 선을 따라 자른 단면도를 나타낸다.
도 1 및 도 2a를 참조하면, 반도체 기판(1)에 소자분리막(FOX, 3)을 형성하여 활성영역(AR)을 한정한다. 소자분리막(FOX, 3)은 실리콘 산화막으로 형성한다. 상기활성영역(AR)이 형성된 반도에 기판(1)의 전면상에 게이트 절연막, 폴리실리콘막, 금속 실리사이드막 및 캐핑막을 차례로 형성한 후 패터닝하여 게이트 절연막 패턴(5), 폴리실리콘막 패턴(7), 금속 실리사이드막 패턴(9) 및 캐핑막 패턴(11)으로 이루어지는 게이트 패턴(12, WL)을 형성한다. 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다. 상기 게이트 패턴(12)을 이온 주입 마스크로 사용하여 상기 활성영역(AR) 내에 저농도 불순물 영역(13)을 형성한다. 상기 저농도 불순물 영역(13)이 형성된 상기 반도체 기판(1)의 전면 상에 실리콘 산화막을 콘포말하게 적층한 후, 이방성 식각하여 상기 게이트 패턴(12)의 측벽을 덮는 스페이서(15)를 형성한다. 상기 스페이서(15)가 실리콘 산화막으로 형성되기에 후속에 형성될 자기 정렬 콘택과의 로딩 커패시턴스의 증가가 없다. 상기 스페이서(15) 및 상기 게이트 패턴(12)을 이온 주입 마스크로 사용하여 상기 활성영역(AR) 내에 고농도 불순물 영역(17)을 형성한다.
도 1 및 도 2b를 참조하면, 상기 스페이서(15)의 바깥 부분을 일부 제거하여 축소된 스페이서(15')를 형성한다. 이때 등방성 식각을 이용하여 진행하며, 등방성 식각으로 습식 식각 또는 화학적 건식 식각(Chemical Dry Etch)을 사용한다. 상기 스페이서(15)를 일부 제거될 때 동일 물질로 형성된 소자분리막(3, FOX)도 일부 제거된다. 상기 축소된 스페이서(15')는 200Å 이하로 형성될 수 있으며 바람직하게는 게이트 패턴(12)과 후속에 형성될 콘택과 전기적 단락이 발생되지 않을 정도의 두께를 갖도록 형성된다.
도 1 및 도 2c를 참조하면, 축소된 스페이서(15')가 형성된 상기 반도체 기판(1)의 전면 상에 식각저지막(19)을 콘포말하게 적층한다. 이때 상기 식각저지막(19)은 실리콘질화막으로 형성하며, 후속의 식각 공정에서 하부의 스페이서(15')가 노출되지 않을 정도의 두께로 형성된다.
도 1 및 도 2d를 참조하면, 상기 식각저지막(19) 상에 층간절연막(21)을 형성한다. 상기 층간절연막(21)은 실리콘 산화막으로 형성된다. 상기 층간절연막(21)의 소정 영역을 패터닝하여 상기 활성영역(AR) 상의 상기 식각저지막(19)을 노출시키는 트렌치(23)를 형성한다.
도 1 및 도 2e를 참조하면, 상기 노출된 식각저지막(19)을 등방성 식각으로 제거한다. 이때 등방성 식각으로 인산을 이용한 습식식각 또는 화학적 건식 식각(Chemical Dry Etch)을 이용할 수 있다. 그 후, 상기 노출된 식각저지막(19)이 제거된 상기 반도체 기판(1)의 전면상에 도전물질(25)을 적층하여 상기 트렌치(23)을 채운다. 상기 반도체 기판(1)에 대해 평탄화 공정을 실시하여 상기 게이트 패턴(12)들의 상부인 캐핑막 패턴(11)을 노출시키는 동시에 상기 게이트 패턴(12)들 사이에 고립된 도전물질(25)의 패턴 및 층간절연막(21)의 패턴을 남긴다. 상기 도전물질(25)의 패턴은 도 1의 자기 정렬 콘택(SAC)이 된다.
따라서, 본 발명에 따른 반도체 소자의 형성 방법에 따르면, 스페이서가 실리콘 산화막으로 형성되기에 로딩 커패시턴스의 증가가 없으며, 스페이서가 충분히 얇게 형성될 수 있으므로, 자기정렬 콘택의 저항이 증가하지 않는다.

Claims (7)

  1. 반도체 기판에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서의 바깥 부분을 일부 제거하는 단계;
    바깐 부분이 일부 제거된 상기 스페이서를 갖는 반도체 기판의 전면 상에 식각저지막을 콘포말하게 적층하는 단계;
    상기 식각저지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 일부 패터닝하여 상기 식각저지막을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 식각저지막을 제거하는 단계;
    상기 트렌치안을 도전물질로 채우는 단계; 및
    평탄화 공정을 진행하여 상기 게이트 패턴의 상부를 노출시키는 동시에 상기 게이트 패턴들 사이에 도전물질 및 층간절연막을 남기는 단계를 구비하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 절연막 패턴, 도전막 패턴 및 캐핑막 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 스페이서의 바깥 부분을 일부 제거하는 단계는 등방성 식각을 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 트렌치에 의해 노출된 상기 식각저지막을 제거하는 단계는 등방성 식각을 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 등방성 식각은 인산을 이용한 습식식각 또는 화학적 건식 식각(Chemical Dry Etch, CDE)인 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020030002474A 2003-01-14 2003-01-14 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법 KR20040065491A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030002474A KR20040065491A (ko) 2003-01-14 2003-01-14 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030002474A KR20040065491A (ko) 2003-01-14 2003-01-14 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20040065491A true KR20040065491A (ko) 2004-07-22

Family

ID=37355657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030002474A KR20040065491A (ko) 2003-01-14 2003-01-14 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20040065491A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795363B1 (ko) 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법
US8776514B2 (en) 2007-12-14 2014-07-15 Lei Wu Electrothermal microactuator for large vertical displacement without tilt or lateral shift

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795363B1 (ko) 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법
US8776514B2 (en) 2007-12-14 2014-07-15 Lei Wu Electrothermal microactuator for large vertical displacement without tilt or lateral shift

Similar Documents

Publication Publication Date Title
KR101040367B1 (ko) 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
KR100577565B1 (ko) 핀 전계효과 트랜지스터의 제조방법
US6720269B2 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
KR20030000074A (ko) 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
US7312121B2 (en) Method of manufacturing a semiconductor memory device
US20020070398A1 (en) Semiconductor memory device using double layered capping pattern and semiconductor memory device formed thereby
KR100284535B1 (ko) 반도체장치의자기정렬콘택형성방법
KR100355236B1 (ko) 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법
US6197670B1 (en) Method for forming self-aligned contact
KR100268443B1 (ko) 반도체 장치의 자기 정렬 콘택 형성 방법
KR20000015029A (ko) 반도체 메모리 장치의 콘택 형성 방법
KR20000013396A (ko) 커패시터 및 그의 제조 방법
KR100407570B1 (ko) 게이트 콘택 구조체 및 그 형성 방법
KR20040065491A (ko) 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법
KR100604812B1 (ko) 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법
KR100391846B1 (ko) 반도체 장치의 캐퍼시터 및 그 형성 방법
KR100333541B1 (ko) 반도체소자의제조방법
KR100682166B1 (ko) 반도체 소자의 제조방법
KR19990061007A (ko) 반도체소자의 제조방법
KR100305401B1 (ko) 반도체소자의캐패시터형성방법
KR100293715B1 (ko) 고집적 반도체 기억소자 제조방법
KR19980068806A (ko) 메모리 소자의 자기 정렬 콘택 형성방법
KR20010054870A (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR100498429B1 (ko) 반도체 메모리장치 및 그 제조방법
KR20020024840A (ko) 반도체장치의 콘택플러그 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination