KR100305401B1 - 반도체소자의캐패시터형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 게이트전극을 형성하고 상기 게이트전극 상부에 제1층간절연막을 형성한 다음, 상기 제1평탄화막을 형성하고 상기 제1평탄화막 상부에 비트라인을 형성한 다음, 상기 비트라인 상부에 제2층간절연막을 형성하고 상기 제2층간절연막 상부에 제2평탄화막을 형성한 다음, 상기 반도체기판을 노출시키는 홈을 형성하되, 자기정렬적으로 형성하고 상기 콘택흘을 포함한 전체표면 상부에 저장전극용 도전층을 형성한 다음, 상기 콘택홀을 매립하는 제3평탄화막을 형성하고 상기 제3평탄화막과 제2층간절연막을 제거하는 공정으로 자기정렬적인 콘택 공정을 이용하여 공정을 단순화시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에는 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (εo × εr × A)/T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.
도시되진 않았으나 종래기술에 따른 반도체소자의 실린더형 저장전극 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리 절연막, 게이트 산화막, 게이트전극(도시안됨) 또는 비트라인(도시안됨)이 형성하고, 비.피.에스.지. (BPSG:Boro Phospho Silicate Glass, 이하에서 BPSG 라함) 와 같이 플로우가 잘되는 절연물질로 형성한다. 그 다음에, 콘택마스크(도시안 됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀을 형성한다.
그리고, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막을 소정 두께 형성한다. 그리고, 그 상부에 희생산화막(도시안됨)을 소정두께 형성한다.
그 다음에, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 희생산화막과 제1다결정실리콘막을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층을 식각장벽으로 하여 실시한다.
그리고, 전체표면 상부에 제2다결정실리콘막을 소정두께 형성하고 이를 이방성식각하여 상기 희생산화막과 제1다결정실리콘막의 측벽에 제2다결정실리콘막 스페이서를 형성한다.
그리고, 상기 희생산화막을 제거하여 실린더형 저장전극을 형성한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수는 있었으나 공정단계가 너무 많아 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 자기 정렬적인 공정으로 저장전극으로 예정되는 홈을 형성하되, 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
제1도 은 워드라인, 비트라인 및 캐패시터의 구조를 도시한 단면도.
제2(a)도 내지 제2(e)도 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
제3(a)도 내지 제3(d)도 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 제1도전층패턴
15 : 제1디스크 산화막패턴 17 : 제1층간절연막
19 : 제1평탄화막 21 : 제2도전층패턴
23 : 제2마스크 산화막패턴 25 : 제2층간절연막
27 : 제2평탄화막 29 : 감광막패턴
31,41 : 홈 33,43 : 제3도전층
35 : 제3평탄화막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 제1마스크절연막패턴이 구비되는 게이트전극을 형성하는 공정과, 전체표면 상부에 제1층간절연막을 형성하는 공정과, 상기 제1층간절연막 상부에 상기 제1층간절연막과 식각선택비 차이를 갖는 제1평탄화막을 형성하는 공정과, 상기 제1평탄화막 상부에 제2마스크절연막패턴이 구비되는 비트라인을 형성하는 공정과, 전체표면 상부에 상기 제1평탄화막과 식각선택비를 갖는 제2층간절연막을 형성하는 공정과, 상기 제2층간절연막 상부에 상기 제2층간절연막과 식각선택비를 갖는 제2평탄화막을 형성하는 공정과, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제2평탄화막, 제2층간절연막, 제1평탄화막 및 제1층간절연막을 자기정렬적 식각하여 저장전극으로 예정되는 홈을 형성하되, 상기 제2층간절연막과 제1층간절연막이 상기 흠의 측벽에서 스페이서 형태로 형성되도록 하는 공정과, 상기 구조 표면에 저장전극용 도전층을 소정 두께 형성하는 공정과, 전체표면 상부에 제3평탄화막을 형성하고, 상기 제3평탄화막 및 저장전극용도전층을 전면식각공정으로 제거하여 실린더형 저장전극을 형성하는 공정과, 상기 실린더형 저장전극의 내부 및 외부에 남아있는 제3평탄화막과 제2평탄화막을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 제1마스크절연막패턴이 구비되는 게이트전극을 형성하고, 전체표면 상부에 제1층간절연막을 형성하는 공정과, 상기 제1층간절연막 상부에 상기 제1층간절연막과 식각선택비 차이를 갖는 제1평탄화막을 형성하는 공정과, 상기 제1평탄화막 상부에 제2마스크절연막패턴이 구비되는 비트라인을 형성하고, 전체표면 상부에 상기 제1평탄하막과 식각선택비를 갖는 제2층간절연막을 형성하는 공정과, 상기 제2층간절연막 상부에 상기 제2층간절연막과 식각선택비를 갖는 제2평탄화막을 형성하는 공정과, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제2평탄화막, 제2층간절연막, 제1평탄화막 및 제1층간절연막을 자기정렬적 식각하여 저장전극으로 예정되는 홈을 형성하되, 상기 제1평탄화막은 경사식각하고 상기 제2층간절연막과 제1층간절연막이 상기 홈의 측벽에서 스페이서 형태로 형성하는 공정과, 전체표면 상부에 소정 두께의 저장전극용 도전층을 형성하되, 상기 홈 하부의 일부가 매립되도록 형성하는 공정과, 상기 저장전극용 도전층을 전면식각공정으로 제거하여 실린더형 저장전극을 형성하는 공정과, 상기 제2평탄화막을 제거하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도 은 워드라인(100), 비트라인(200) 및 캐패시터(300)의 배열상태를 도시한 평면도이다.
제2(a)도 내지 제2(e)도 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 좌측은 ⓐ-ⓐ 절단면을 따라 도시한 것이고, 우측은 ⓑ-ⓑ 절단면을 따라 도시한 것이다.
먼저, 반도체기판(11)에 소자분리막(도시안됨)을 형성하고, 제1도전층패턴(13)과 제1마스크 산화막패턴(15)의 적층구조로 게이트전극을 형성한다.
그리고, 전체표면 상부에 제1층간절연막(17)을 형성한다. 이때, 상기 제1층간 절연막(17)은 질화막으로 형성한다.
전체표면 상부에 제1평탄화막(19)을 BPSG 와 같이 유동성이 우수한 절연물질로 헝성한다. 그리고, 상기 제1평탄화막(19) 상부에 상기 반도체기판에 접속되는 비트라인을 형성한다. 이때, 상기 비트라인은 제2도전층패턴(21)과 제2마스크 산화막 패턴(23)의 적층구조로 형성된다.
그리고, 전체표면 상부에 제2층간절연막(21)을 형성한다. 이때, 상기 제2층간 절연막(21)은 질화막으로 형성된다.
그 다음에, 전체표면 상부를 평탄화시키는 제2평탄화막(27)을 형성한다. 이때, 상기 제2평탄화막(29)은 BPSG 와 같이 플로우가 잘되는 절연물질로 형성된 것이다.
그리고, 상기 제2평탄화막(27) 상부에 감광막패턴(29)을 형성한다. 이때, 상기 감광막패턴(29)은 저장전극마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.(제2(a)도)
그 다음에, 상기 감광막패턴(29)을 식각 마스크로 하여 저장전극으로 예정되는 부분을 노출시키는 홈(31)을 형성한다. 이때, 상기 흠(31)은 상기 제2평탄화막(27), 제2층간절연막(21), 제1평탄화막(19) 및 제1층간절연막(17)을 자기정렬적인 콘택(self aligned contact, SAC)방법으로 형성하되, 상기 홈(31) 측벽에 노출되는 상기 제2층간절연막(21)과 제1층간절연막(17)이 스페이서 형태로 형성되도록 한다.(제2(b)도)
그리고, 상기 감광막패턴(29)을 제거한다. 그리고, 전체표면 상부를 제3도전층(33)을 일정 두께 형성한다.
그 다음에, 전체표면 상부에 제3평탄화막(35)을 형성한다. 이때, 상기 제3평탄화막(35)은 상기 흠(31)을 매립한다.(제2(c)도)
그리고, 상기 제3평탄화막(35)과 제3도전층(33)을 평탄화식각하여 상기 제2평탄화막(27)을 형성한다. 상기 평탄화식각공정은 전면건식식각공정으로 싱가 제3도전층(33)의 상부를 분리시켜 실린더형 저징전극을 형성한다. (제2(d)도)
그 다음에, 상기 제3평탄화막(35)과 제2평탄화막(27)을 제거하여 실린더형 저장전극을 형성한다. (제2(e)도)
제3(a)도 내지 제3(d)도 는 본 발명의 제2실시예에 따른 반도체소차의 캐패시터 형성방법을 도시한 단면도로서, 제1실시예의 제2(a)도 공정에 이어서 도시한 것이다 이때, 좌측은 ⓐ-ⓐ 절단면을 따라 도시한 것이고, 우측은 ⓑ-ⓑ 절단면을 따라 도시한 것이다.
먼저, 상기 감광막패턴(29)을 마스크로하여 상기 제1평탄화막(19)을 노출시킬때까지 자기정렬적인 식각공정을 실시하고, 상기 제1평탄화막(19) 식각공정시 경사 식각공정을 실시하여 홈(41)을 형성한다. 이때, 상기 경사식각공정 역시 자기정렬적인 식각공정으로 실시된다. (제3(a)도)
그리고, 전체표면 상부에 제3도전층(43)을 형성하되, 상기 게이트전극 상측까지 제3도전층(43)으로 매립시켜 형성한다.
그리고, 상기 제3도전층(43)을 이방성 식각하여 상기 홈(41)의 측벽과 저부에 형성한다.(제3(b)도, 제3(c)도)
그 후, 상기 제2평탄화막(27)을 제거하여 저장전극을 형성한다. (제3(d)도)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 자기정렬적인 공정으로 저장전극을 형성하여 공정을 단순화시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체기판 상부에 제1마스크절연막패턴이 구비되는 게이트전극을 형성하는 공정과, 전체표면 상부에 제1층간절연막을 형성하는 공정과, 상기 제1층간절연막 상부에 상기 제1층간절연막과 식각선택비 차이를 갖는 제1평탄화막을 형성하는 공정과, 상기 제1평탄화막 상부에 제2마스크절연막패턴이 구비되는 비트라인을 형성하는 공정과, 전체표면 상부에 상기 제1평탄화막과 식각선택비를 갖는 제2층간절연막을 형성하는 공정과, 상기 제2층간절연막 상부에 상기 제2층간절연막과 식각선택비를 갖는 제2평탄화막을 형성하는 공정과, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제2평탄화막, 제2층절연막, 제1평탄화막 및 제1층간절연막을 자기정렬적 식각하여 저장전극으로 예정되는 홈을 형성하되, 상기 제2층간절연막과 제1층간절연막이 상기 홈의 측벽에서 스페이서 형태로 형성되도록 하는 공정과, 상기 구조 표면에 저장전극용 도전층을 소정 두께 형성하는 공정과, 전체표면 상부에 제3평탄화막을 형성하고, 상기 제3평탄화막 및 저장전극용도전층을 전면식각공정으로 제거하여 실린더형 저장전극을 형성하는 공정과, 상기 실린더형 저장전극의 내부 및 외부에 남아있는 제3평탄화막과 제2평탄화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제1,2층간절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 제1,2평탄화막을 상기 제1,2층간절연막과 식각선택비 차이를 갖는 동시에 유동성이 우수한 절연물질인 BPSG 등으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 반도체기판 상부에 제1마스크절연막패턴이 구비되는 게이트 전극을 형성하고, 전체표면 상부에 제1층간절연막을 형성하는 공정과, 상기 제1층간절연막 상부에 상기 제1층간절연막과 식각선택비 차이를 갖는 제1평탄화막을 형성하는 공정과, 상기 제1평탄화막 상부에 제2마스크절연막패턴이 구비되는 비트라인을 형성하고, 전체표면 상부에 상기 제1평탄화막과 식각선택비를 갖는 제2층간절연막을 형성하는 공정과, 상기 제2층간절연막 상부에 상기 제2층간절연막과 식각선택비를 갖는 제2평탄화막을 형성하는 공정과, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제2평탄화막, 제2층간절연막, 제1평탄화막 및 제1층간절연막을 자기 정렬적 식각하여 저장전극으로 예정되는 홈을 형성하되, 상기 제1평탄화막을 경사식각하고 상기 제2층간절연막과 제1층간절연막이 상기 홈의 측벽에서 스페이서 형태로 형성하는 공정과, 전체표면 상부에 소정 두께의 저장전극용 도전층을 형성하되, 상기 홈 하부의 일부가 매립되도록 형성하는 공정과, 상기 저장전극용 도전층을 전면식각공정으로 제거하여 실린더형 저장전극을 형성하는 공정과, 상기 제2평탄화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성 방법.
  5. 제4항에 있어서, 상기 제1, 2층간절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제4항에 있어서, 상기 제1,2평탄화막은 상기 제1,2층간절연막과 식각선택비 차이를 갖는 동시에 유동성이 우수성 절연물질 BPSG 등으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제4항에 있어서, 상기 저장전극용 도전체 식각공정은 상기 제2평탄화막을 식각장벽으로 하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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