KR0166495B1 - 반도체소자의 저장전극 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 반도체소자가 고집적화됨에따라 내부에 트랜지스터가 구비된 하부절연층이 형성된 반도체기판 상부에 제1절연막, 제2절연막, 제1도전층, 제3절연막 및 제4절연막을 순차적으로 형성하고 감광막패턴을 이용한 식각공정으로 상기 제4절연막, 제3절연막, 제1도전층 및 순차적으로 제2절연막을 식각한 다음, 상기 제2,3절연막을 일정두께 측면식각하고 콘택마스크를 이용하여 콘택을 오픈시킨 다음, 전체표면상부에 제2도전층을 형성하고 이방성식각을 실시한 다음, 상기 절연막들을 제거하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 충분한 정전용량을 갖는 캐패시터를 형성할 수 있어 반도체소자의 신뢰성 향상 및 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 저장전극 제조방법

제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 저장전극 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 하부절연층

15 : 제1절연막 17 : 제2절연막

19 : 제1다결정성실리콘막 21 : 제3절연막

23 : 제4절연막 25 : 제1감광막

27 : 제2감광막 29 : 콘택홀

31 : 제2다결정실리콘막 33 : 저장전극

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기 위해 저장전극의 표면적을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₅또는 SrTiO₃등은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한, 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조나, 실린더형을 사용하였다. 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 못하여 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 반도체소자가 고집적화됨에 따라 면적에서 더욱 많은 정전용량을 필요로하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 극대화하는 데 있어서, 내부에 트랜지스터가 구비된 하부절연층이 형성된 반도체기판 상부에 제1절연막, 제2절연막, 제1전도전층, 제3절연막 및 제4절연막을 순차적으로 형성하고 감광막패턴을 이용한 식각공정으로 상기 제4절연막, 제3절연막, 제1도전층 및 순차적으로 제2절연막을 식각한 다음, 상기 제2,3절연막을 일정두께 측면식각하고 콘택마스크를 이용하여 콘택을 오픈시킨 다음, 전체표면상부에 제2도전층을 형성하고 이방성식각을 실시하여 저장전극을 형성하는 반도체소자의 저장전극 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층, 제1절연막, 제2절연막, 제1도전층, 제3절연막 및 제4절연막을 순차적으로 형성하는 공정과, 상기 제4절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제4절연막, 제3절연막, 제1도전층 및 제2절연막을 순차적으로 식각하는 공정과, 상기 제2절연막과 제3절연막을 일정두께 측면식각하는 공정과, 전체표면상부에 제2감광패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 반도체기판의 예정된 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 반도체기판에 접속되도록 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하는 공정과, 상기 제4절연막, 제3절연막, 제2절연막 및 제1절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.

제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 저장전극 제조공정을 도시한 단면도이다.

먼저 제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)과 제1산화막(15)을 순차적으로 형성한다. 이때, 상기 하부절연층(13)은 소자분리산화막(도시안됨)이 형성되고, 게이트산화막(도시안됨)과 게이트전극(도시안됨)으로 이루어지는 트랜지스터가 구비된 것이다. 그 다음에, 상기 제1절연막(15), 제2절연막(17), 제1다결정실리콘막(19), 제3절연막(21) 및 제4절연막(23)을 순차적으로 형성한다. 이때, 상기 제1절연막(15)은 질화막으로 형성된다. 그리고, 상기 제2,3절연막(17,21)은 피.에스.지. (PSG : Phospho Silica glass, 이하에서 PSG 라 함) 로 형성한다. 그리고 상기 제4절연막(23)은 테오스 (TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함) 로 형성한다. 그 후에, 상기 제4절연막(23) 상부에 제1감광막(25)패턴을 형성한다. 이때, 상기 제1감광막(25)패턴은 저장전극마스크(도시안됨)보다 작게 형성된 것이다.

제1b도를 참조하면, 상기 제1감광막(25)패턴을 마스크로하여 상기 제4절연막(23), 제3절연막(21), 제1도전층(19), 제2절연막(17)을 순차적으로 식각한다. 이때, 상기 제1절연막(15)이 식각장벽으로 사용된다. 그 다음에, 상기 제2절연막(17)과 제3절연막(21)을 일정두께 측면식각한다. 이때, 상기 측면식각은 상기 제2,3 절연막(17,21)의 식각선택비가 상기 제4절연막(23)과 제1다결정실리콘막(19) 보다 우수한 것을 이용하여 실시한다. 그리고, 비.오.이. (BOE : Buttered Oxide Ethant, 이하에서 BOE 라 함) 용액이나 HF 용액을 이용하여 실시한다. 그리고, 상기 제1,2산화막(17,21)을 통과하는 콘택홀(도시한됨)을 형성할 수 있도록 식각한다. 그 후에, 전체표면상부에 제2감광막(27)패턴을 형성한다. 이때, 상기 제2감광막(27)패턴은 콘택마스크(도시안됨)를 이용하여 형성한다.

제1c도를 참조하면, 상기 제2감광막(27)패턴을 마스크로하여 상기 제4절연막(23), 제3절연막(21), 제1도전층(19), 제2절연막(17), 제1절연막(15) 및 하부절연층(13)을 순차적으로 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(29)을 형성한다. 그리고, 전체표면상부에 단차피복성이 좋은 제2다결정실리콘막(31)을 일정두께 형성한다.

제1d를 참조하면, 상기 제2다결정실리콘막(31)을 이방성식각하여 상기 제1절연막(15)의 상부구조물 측벽에 제2다결정실리콘막(31) 스페이서를 형성한다. 그리고, 상기 제4절연막(23), 제3절연막(21), 제2절연막(17) 및 제1절연막(15)을 상기 제1,2다결정실리콘막(19,31)과의 식각선택비 차이를 이용한 습식방법으로 제거함으로써 표면적이 증가된 저장전극(33)을 형성한다.

후공정에서 상기 저장전극(33)의 표면에 유전체막(도시한됨)과 플레이트 전극 순차적으로 형성하여 충분한 정전용량을 갖는 캐패시터를 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 저장전극 제조방법은, 식각선택비 차이를 이용한 측면식각공정으로 구조물의 표면적을 증가시키고 콘택마스크를 이용하여 상기 구조물의 중앙부에 홀을 형성한 다음, 반도체기판에 접속되도록 일정두께 도전층을 접속시키고 이를 이방성식각하며 불필요한 구조물을 제거함으로써 표면적이 증가된 저장전극을 형성하여 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있어 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (12)

1. 반도체기판 상부에 내부에 트랜지스터가 구비된 하부절연층을 형성하는 공정과, 상기 하부 절연층 상부에 제1절연막, 제2절연막, 제1도전층, 제3절연막 및 제4절연막을 순차적으로 형성하는 공정과, 상기 제4절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제4절연막, 제3절연막, 제1도전층 및 제2절연막을 순차적으로 식각하는 공정과, 상기 제2절연막과 제3절연막을 일정두께 측면식각하는 공정과, 전체표면상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 하여 상기 반도체기판의 예정된 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 반도체기판에 접속되도록 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하는 공정과, 상기 제4절연막, 제3절연막, 제2절연막 및 제1절연막을 제거하는 공정을 포함하는 반도체소자의 저장전극 제조방법.
2. 제1항에 있어서, 상기 제1감광막패턴은 상기 저장전극마스크보다 작게 형성된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
3. 제1항에 있어서, 상기 제1절연막은 질화막으로 형성된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
4. 제1항에 있어서, 상기 제2절연막과 제3절연막은 제1,4절연막 보다 식각선택비가 우수한 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
5. 제1항 또는 제4항에 있어서, 상기 제2절연막과 제3절연막은 PSG로 형성된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
6. 제1항에 있어서, 상기 제4절연막은 TEOS로 형성된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
7. 제1항에 있어서, 상기 제1감광막패턴을 이용한 식각공정은 상기 제1절연막을 식각장벽으로 하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
8. 제1항에 있어서, 상기 제2,3절연막과 제4절연막, 제1도전층 및 제1절연막과의 식각선택비 차이를 이용한 습식방법으로 실시방법으로 실시되는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
9. 제1항 또는 제8항에 있어서, 상기 측면식각은 상기 제2,3절연막의 중앙부로 상기 콘택홀이 형성될 수 있도록 실시된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
10. 제1항에 있어서, 상기 제2감광막패턴은 콘택마스크를 이용하여 형성되는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
11. 제1항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막은 상기 제1,2도전층과의 식각선택비를 이용한 습식방법으로 제거되는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
12. 제1항에 있어서, 상기 제1도전층과 제2도전층은 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.