KR100235952B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로서 반도체 기판상에 층간 절연막을 형성한 후 상기 반도체 기판의 캐패시터 콘택으로 예정된 부분상의 층간 절연막을 제거하여 콘택홀을 형성하고 상기 구조의 전표면에 소정의 두께의 제1 폴리 실리콘층을 상기 콘택홀을 완전히 메꾸지 않을 정도의 두께로 형성하고 콘택홀의 중심 부분에서는 단차가 지도록 형성한 후 상기 제 1폴리 실리콘층 상에 유동성이 나쁜 방법으로 희생 산화막을 형성하여 중심부분에서 얇게 형성되어지도록한다. 그후 상기 희생산화막을 소정 두께 전면 식각하여 상기 제 1폴리 실리콘층의 단차진 중심 부분을 노출시킨 후 상기 희생 산화막과 제1폴리 실리콘층을 사진 식각하여 저장 전극으로 예정된 부분이 남도록 형성하고 상기 희생 산화막 및 제1 폴리 실리콘층 패턴의 측벽에 사각 틀체 형상의 도전 스페이서를 형성하고 동시에 상기 콘택홀의 중심부분상의 노출되어 있는 제1 폴리 실리콘층 상에는 도전 기둥이 형성되어 상기 제1폴리 실리콘층 패턴과 그 테두리의 도전 스페이서와 도전 기둥으로 구성되는 저장 전극을 형성하였으므로 , 공정이 간단하고 캐패시터의 표면적을 증가 시켜 반도체 장치를 고집적화할 수 있으며 캐패시터의 단차를 감소시켜 신뢰성을 향상시킬 수 있다.
Description
제1a∼f도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조공정도.
제2도는 본 발명의 다른 실시예에 따른 반도체 장치 캐패시터의 단면도.
* 도면의 주요부분에 대한 부호의 명칭
11 : 반도체 기판 12 : 층간 절연막
13 : 콘택홀 14 : 제1폴리 실리콘층
15 : 희생 산화막 16 : 감광막 패턴
17 : 제2폴리 실리콘층 18 : 도전 스페이서
19 : 도전 기둥 20, 22 : 저장 전극
21 : 반구형 폴리 실리콘층
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로서, 특히, 콘택홀을 얇은 두께의 폴리 실리콘층과 산화막으로 메우고, 산화막을 전면 식각하여 폴리 실리콘층의 중심부를 노출시킨 후 상기 폴리 실리콘층의 테두리 부분과 접하는 틀체 형상의 스페이서 및 노출된 중심부와 접하는 폴리 기둥을 자기 정합적으로 형성하여 공정이 간단하고, 정전용량을 증가시켜 동작의 신뢰성을 향상시킬 수 있는 반도체 장치의 캐패시터 제조방법에 관한 것이다.
최근 반도체 장치 특히 디램의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체 기판 상에 세로 및 가로 방향으로 일정 간격을 유지하여 워드선인 게이트들과 금속배선인 비트선들이 직교 배치되어 있으며 두 개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때 상기 캐패시터는 주로 폴리 실리콘을 도전체로하여 산악화, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide; 이하 ONO라 칭함)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
따라서 C=(εoεrA)/Tox 『εo은 진공 유전율(permitivity of vaccom), εr은 유전막의 유전상수(dielectric contant), A는 캐패시터의 면적 그리고 Tox 산화막의 두께』로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다. 그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후 이들을 관통하여 서로 연결시키는 핀(PIN)구조나 원통형 또는 사각틀체 형상의 실린더 구조로 형성하거나 폴리 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain poly silicon; 이하 HSG라 칭함)공정을 사용하기도 한다.
종래의 핀형 캐패시터는 다층 구조이므로 표면적이 증가되지만, 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하며, 적층 구조이므로 단차가 증가되어 후속 적층막들의 단차 피복성이 떨어지는 등의 문제점이 있다.
또한 종래의 원통형 캐패시터는 핀형에 비하여 단차가 작은 이점이 있으나, 표면적이 작으므로 충분한 정전용량을 확보하기 위하여 대면적으로 형성하여 집적도가 떨어지는 문제점이 있다.
또한 상기 HSG공정은 표면적이 증가되기는하나, 표면적의 조절이 어렵고 공전 전체가 복잡한 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 층간 절연막의 소정부분을 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 메꾸는 폴리 실리콘층과 산화막을 콘택홀의 중심 부분이 단차가 지도록 얇게 형성한 후, 상기 산화막을 전면식각하여 상기 폴리 실리콘층의 중심 부분을 노출시키고, 상기 산화막과 폴리 실리콘층을 패턴잉한 후, 상기 폴리 실리콘층의 테두리와 접하는 틀체 형상의 스페이서 및 상기 중심부분과 접하는 도전 기둥을 형성하여 제조 공정이 간단하고, 정전용량을 증가시켜 집적도를 향상시킬 수 있는 반도체 장치의 캐패시터 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 반도체 장치의 캐패시터 제조방법의 특징은, 반도체 기판상에 형성되어있는 층간 절연막의 캐패시터 콘택으로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 상기 콘택홀의 중심 부분에서 단차가 질 정도 두께로 폴리 실리콘층을 형성하는 공정과, 상기 폴리 실리콘층의 상부에 상기 단차가 진중심부분을 노출시키는 절연막 패턴을 형성하는 공정과, 상기 폴리 실리콘층의 저장 전극으로 예정된 부분이 남도록 상기 절연막 패턴과 폴리 실리콘 층의 소정부분을 순차적으로 식각하는 공정과, 상기 식각되고 남은 폴리 실리콘층 패턴과 절연막패턴의 측벽에 도전 스페이서를 형성하고, 상기 노출되어 있는 폴리 실리콘층의 중심부에 도전 기둥을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체 장치의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
본 발명에 따른 캐패시터의 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체 기판(11) 상에 소정 재질, 예를 들어 산화막으로 층간 절연막(12)을 형성한 후, 상기 반도체 기판(11)의 캐패시터 콘택으로 예정된 부분 상의 층간 절연막(12)을 제거하여 콘택홀(13)을 형성한다.(제1도 (a)참조)
그 다음 상기 구조의 전표면에 소정두께의 제1폴리 실리콘층(14)을 형성한다. 이때 상기 제1 폴리실리콘층(14)의 두께는 상기 콘택홀(13)을 완전히 메꾸지 못하여 콘택홀(13)의 중심부분에서 단차가 지는 정도의 두께로서 상기 콘택홀(13)의 직경 및 깊이에 따라 조절한다. 그후, 상기 제1폴리 실리콘층(14)상에 소정 두께의 절연막, 예를 들어 희생 산화막(15)을 도포한다. 이때 상기 희생 산화막(15)은 산화막 자체의 유동성이 적은 방법, 예를 들어 저온 플라스마 방법으로 형성한다. 상기에서 희생 산화막(15)을 유동성이 나쁜 증착 방법을 형성하는 것은 단차 피복성이 나빠져 상기 제1 폴리 실리콘층(14)의 단차가 진 부분에서 두께를 얇게 하기 위해서이다. 또한 상기 희생 산화막(15)은 유동성을 저하시킨 유.에스.지(undoped silicate glass), 피.에스.지(phospho silicate glass), 비.피.에스.지(boro phospho silicate glass) 또는 테오스(tetra ethyl orthosilicate)등으로 형성하거나 질화막으로 형성할 수도 있다.(제1도(b)참조)
그 다음 상기 희생 산화막(15)을 소정 두께 전면 식각하여 상기 두께가 얇은 콘택홀(13)부분에서의 제1 폴리 실리콘층(14)을 노출시킨 후, 상기 콘택홀(13) 상부의 희생 산화막(15)상에 저장전극을 정의하기 위한 소정 형상, 예를 들어 직사각 형상의 감광막 패턴(16)을 형성한다.(제1도(c) 참조)
그후 상기 감광막 패턴(16)을 마스크로 하여 상기 노출되어 있는 희생산화막(15) 및 제1 폴리 실리콘층(14)을 상기 층간 절연막(12)이 노출될 때 까지 순차적으로 식각하여 직사각 형상의 제 1폴리 실리콘층(14) 패턴과 그 상부의 희생산화막(15) 패턴을 형성한 후, 상기 감광막 패턴(16)을 제거한다.
이때 상기 제1 폴리 실리콘층(14) 패턴의 중심부분은 노출되어 있다.
그 다음 상기 구조의 전표면에 제 2폴리 실리콘층(17)을 형성한다.(제1도(d)참조)
그후, 상기 제2폴리 실리콘층(17)을 상기 층간 절연막(12)이 노출될때까지 전면 식각하여 상기 제 1 폴리 실리콘층(14)패턴 및 희생 산화막(15)패턴의 측벽에 직사각 틀체 형상의 도전 스페이서(18)를 형성한다. 이때 상기 희생산화막(15)이 제거되어 노출되어 있는 제 1폴리 실리콘층(14)의 중심 부분 상에 도전 기둥(19)이 자기 정합적으로 형성된다.(제 1도(e)참조)
그다음 상기 희생 산화막(15)을 제거하여 상기 제1폴리 실리콘층(14)패턴과 그의 테두리에 접하는 사각 틀체 형상의 도전 스페이서(18) 및 상기 중심부분과 접촉되는 도전 기둥(19)으로 구성되는 저장전극(20)을 형성한다. 그후, 상기 저장 전극(20)의 표면에 유전막 및 플레이트 전극(도시되지 않음)을 순차적으로 형성하여 캐패시터를 완성한다.(제1도(f) 참조)
제 2도는 본 발명의 다른 실시예로서, 제1도와 동일한 부분은 동일한 참조번호를 부여하였다.
반도체 기판(11)상에 형성되어 있는 저장 전극(22)은 층간 절연막(12)의 일측이 제거되어 있는 콘택홀(13)과, 상기 콘택홀(13)을 메꾸는 제1폴리 실리콘층(14)패턴과, 상기 제1 폴리 실리콘층(14)패턴의 테두리에 사각 틀체 형상으로 형성되어 있는 도전 스페이서(18)와, 상기 콘택홀(13)상의 제1폴리 실리콘층(14)상에 형성되어 있는 도전 기둥(19)과, 상기 제1 폴리 실리콘층 패턴(14)과 도전 스페이서(18)와 도전기둥(19)으로 구성되는 저장 전극(22)의 표면적을 증가시키기 위하여 상기 저장 전극(22)의 표면에 반구형 폴리 실리콘층(21)을 형성한다.
이때 상기 반구형 폴리 실리콘층(21)은 통상의 폴리 실리콘층 형성온도인 625℃보다 낮은 온도, 예를 들어 560~580℃정도의 온도에서 형성한 것으로서, 상기 온도는 비정실 실리콘이 폴리 실리콘으로 천이되기 시작하는 온도이다.
상기와 같이 저장 전극의 표면에 반구형 폴리 실리콘 층을 형성하면, 저장 전극의 표면적이 증가되어 캐패시터의 정전 용량이 더욱 증가된다.
도시되어 있지는 않으나 본 발명의 또 다른 실시예로서 제1도(b)의 단계에서 제1폴리 실리콘층을 형성한 후, 상기 제 1폴리 실리콘층의 표면에 반구형 폴리 실리콘층을 형성하고 후속 공정을 진생할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 장치의 캐패시터 제조방법은 반도체 기판상에 층간 절연막을 형성한 후, 상기 층간 절연막을 소정부분 제거하여 콘택홀을 형성하고 상기 구조의 전 표면에 소정 두께의 제1폴리 실리콘층 및 희생 산화막을 형성한다. 이때 상기 제1폴리 실리콘층은 상기 콘택홀을 완전히 메꾸지 않을 정도의 두께로 형성하여 콘택홀의 중심 부분에서는 단차가 지도록하며, 상기 희생산화막도 유동성이 나쁜 방법으로 형성하여 중심부분에서 얇게 형성되도록한다. 그후 상기 희생 산화막을 소정 두께 식각하여 상기 제1 폴리 실리콘층의 단차진 중심부분을 노출시킨 후, 상기 제1 폴리 실리콘층의 저장 전극으로 예정된 부분이 남도록 사진 식각하여 희생 산화막 및 제 1 폴리 실리콘층 패턴을 형성하고, 전 표면에 제2 폴리 실리콘층을 형성한다. 그 다음 상기 제 2실리콘층을 전면 식각하여 상기 희생 산화막 및 제1폴리 실리콘층 패턴의 측벽에 사각 틀체 형상의 도전 스페이서를 형성한다.
이때 상기 콘택홀의 중심부분상의 노출되어 있는 제 1폴리 실리콘층 상에는 도전 기둥이 형성되어 상기 제1폴리 실리콘층 패턴과, 그 테두리의 도전 스페이서와 도전 기둥으로 구성되는 저장 전극을 형성하였으므로, 공정이 간단하고, 캐패시터의 표면적을 증가시켜 반도체 장치를 고집적화할 수 있으며, 캐패시터의 단차를 감소시켜 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 반도체의 기판상에 형성되어 있는 층간 절연막의 캐패시터 콘택으로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 상기 콘택홀을 완전히 메꾸지 않아 중심 부분에서 단차가 진 폴리 실리콘층을 형성하는 공정과, 상기 단차가 진 폴리 실리콘층의 상부에 상기 중심부분을 노출시키는 절연막 패턴을 형성하는 공정과, 상기 폴리 실리콘층의 저항 전극으로 예정된 부분이 남도록 절연막 패턴과 폴리 실리콘층의 소정 부분을 순차적으로 식각하는 공정과, 상기 식각되고 남은 폴리 실리콘층 패턴과 절연막 패턴의 측벽에 도전 스페이서를 형성하고 상기 노출되어 있는 폴리 실리콘층의 중심부에 도전 기둥을 형성하는 공정을 구비하는 반도체 장치의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 절연막을 유동이 나쁜 방법으로 형성된 산화막, 질화막 유.에스.지(undoped silicate glass), 피.에스.지(phospho silicate glass),비.피.에스.지.((boro phospho silicate glass)또는 테오스(tetra ethyl orthosilicate)중 어느하나로 형성하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 폴리 실리콘층의 표면에 반구형 폴리 실리콘층을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 반도체 장치의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 폴리 실리콘층 패턴과 도전 스페이서 및 도전 기둥의 표면에 반구형 폴리 실리콘층을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.
- 제3항 또는 제4항에 있어서, 상기 반구형 폴리 실리콘층을 형성하는 공정을 560~580℃정도의 온도에서 실시하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.
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