KR0169597B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 하부절연층이 형성된 반도체기판을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전체를 형성한 다음, 그 상부에 불순물이 도핑된 도핑절연막을 형성하고 저장전극마스크를 이용하여 식각공정을 실시한 다음, 전체표면상부에 일정온도범위에서 상기 불순물을 활성화시키며 제2도전층을 형성하여 요철형상을 형성하고 전면식각공정으로 상기 제2도전층의 요부만이 남도록 전면식각공정을 실시한 다음, 상기 제2도전층의 요부를 마스크로하여 상기 도핑절연막을 식각하고 전체표면상부에 제3도전층을 일정두께 형성한 다음, 상기 도핑절연막이 노출되도록 전면식각을 실시하고 상기 도핑절연막을 제거함으로써 표면적이 증가된 저장전극을 형성한 다음, 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1a도 내지 제1g도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 및 제2b도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제3a도 내지 제3d도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 게이트전극

15 : 하부절연층 17 : 콘택홀

19 : 제1다결정실리콘막 21 : 도핑산화막

23 : 제2다결정실리콘막 25 : 철부

27 : 제3다결정실리콘막 29 : 홈

31,43 : 저장전극 33,45 : 유전체막

35,47 : 플레이트전극 L1 : 콘택마스크

L2 : 저장전극선마스크 L3 : 저장전극섬마스크

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로하는 충분한 정전용량을 확보하기위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하였다. 또는, 유전체막은 얇게 형성하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게하는 문제점이 있다.

도시되지는 않았지만 캐패시터 형성을 위한 종래의 기술을 설명하면 다음과 같다.

반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막 및 게이트전극이 형성된 것이다. 그 다음에, 콘택마스크를 이용한 식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한다. 여기서, 상기 예정된 부분은 불순물 확산영역을 말한다. 그 후에, 상기 콘택홀을 통하여 상기 예정된 부분에 도전층이 접속되도록 증착한다. 그리고, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각하여 저장전극을 형성한다. 그리고, 상기 저장전극 표면에 유전체막과 플레이트전극을 순차적으로 형성함으로써 캐패시터를 형성한다.

그리고, 상기 저장전극 형성시 도전층을 여러층 적층시켜 저장전극의 표면적을 증가시킴으로써 캐피시터의 정전용량을 증가시켰다. 그러나, 반도체소자의 부피가 증가함에따라 반도체소자의 고집적화가 어렵게 되었다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기위하여 저장전극의 표면적을 증가시킴으로써 반도체소자의 고집적화 및 그에 따른 신뢰성 향상을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기위한 본 발명에 따른 캐패시터 제조방법의 특징은, 하부절연층이 형성된 반도체기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 저장전극마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 상기 제2도전층의 요부만이 남도록 전면식각하는 공정과, 상기 남은 제2도전층을 마스크로하여 상기 도핑절연막을 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 상기 도핑절연막이 노출되도록 일정두께 전면식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는데 있다.

또한, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것과, 상기 도핑절연막은 절연막의 표면에 얇게 불순물이 도핑된 것과, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것과, 상기 도핑절연막 식각공정은 상기 도전층과의 식각비 차이를 이용한 건식방법으로 실시되는 것이다.

또한 상기 목적을 달성하기위한 본 발명의 다른 특징은, 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 저장전극마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 전체표면상부에 절연막을 일정두께 증착함으로써 요철형상의 절연막을 형성하는 공정과, 전체표면상부를 감광막으로 평탄화시키는 공정과, 상기 절연막 요부만이 남도록 전면식각하는 공정과, 상기 남은 절연막을 마스크로하여 제2도전층과 도핑절연막을 순차적으로 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 상기 도핑절연막이 노출되도록 일정두께 전면식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는데 있다.

또한, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것과, 상기 도핑절연막은 절연막의 표면에 얇게 불순물이 도핑된 것과, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것과, 상기 절연막은 질화막 또는 산화막과 같이 상기 도전층과 식각비 차이를 갖는 절연물질로 형성되는 것이다.

또한 상기 목적을 달성하기위한 본 발명의 또 다른 특징은, 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 제1저장전극마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 상기 절연막 요부만이 남도록 전면식각하는 공정과, 상기 남은 절연막을 마스크로하여 제2도전층과 도핑절연막을 순차적으로 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 제2저장전극마스크를 이용하여 상기 제3도전층을 식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는데 있다.

또한, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것과, 상기 도핑절연막은 절연막의 표면에 얇게 불순물이 도핑된 것과, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것과, 상기 도핑절연막 제거공정은 상기 도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것과, 상기 제1저장전극마스크는 선형태로 형성된 저장전극마스크 ( 이하에서 저장전극선마스크 라 함 ) 가 사용되는 것과, 상기 제2저장전극마스크는 섬형태로 형성된 저장전극마스크 ( 이하에서 저장전극섬마스크 라 함 ) 가 사용되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1a도 내지 제1g도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(15)을 형성한다. 이때, 상기 하부절연층(15)은 소자분리절연막(도시안됨) 및 게이트전극(13)이 형성된 것이다. 그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 하부절연층(15)을 식각함으로써 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(17)을 형성한다. 이때, 상기 예정된 부분은 불순물 확산영역(도시안됨)이다. 그 후에, 전체표면상부에 제1다결정실리콘막(19)을 형성한다. 이때, 상기 제1다결정실리콘막(19)은 포리사이드 또는 이와 유사한 전도물질로 형성할 수도 있다. 그 다음에, 상기 제1다결정실리콘막(19) 상부에 도핑산화막(21)을 형성한다. 이때, 상기 도핑산화막(21)은 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ), 피.에스.지. ( PSG : Phospho Silicate Glass, 이하에서 PSG 라 함 ) 또는 비.에스.지. ( BSG : Boro Silicate Glass, 이하에서 BSG 라 함 ) 등으로 형성한 것이다.

제1b도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 도핑산화막(21)과 제1다결정실리콘막(19)을 순차적으로 식각한다. 이때, 상기 하부절연층(15)이 식각장벽으로 사용된다.

제1c도를 참조하면, 전체표면상부에 제2다결정실리콘막(23)을 일정두께 형성한다. 이때, 상기 제2다결정실리콘막(23)은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수도 있다. 그리고, 상기 제2다결정실리콘막(23) 증착공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 이로인하여, 상기 도핑된 산화막(21) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(21) 밖으로 발산된다. 그리고, 상기 발산된 도핑불순물이 핵으로 작용하여 상기 발산된 도핑불순물이 있는 부분에 상기 제2다결정실리콘막(23)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른부분보다 많은 다결정실리콘이 증착되어 철부(25)가 형성된다. 그로인하여, 상기 도핑산화막(21)의 표면에 형성되는 상기 제2다결정실리콘막(23)은 요철형상이 된다.

제1d도를 참조하면, 상기 제2다결정실리콘막(23)을 일정두께 전면식각함으로써 상기 철부(25)가 형성된 부분의 제2다결정실리콘막(23)만을 남긴다. 그리고, 상기 하부절연층(15)을 노출시킨다. 그리고, 상기 남아있는 철부(25)의 제2다결정실리콘막(23)을 마스크로하여 상기 제1다결정실리콘막(19)가 노출되도록 상기 도핑산화막(21)을 식각한다. 이때, 상기 도핑산화막(21) 식각공정은 상기 산화막(21)과 다결정실리콘막(23)과의 식각비 차이를 이용한 건식방법으로 실시된 것이다.

제1e도를 참조하면, 전체표면상부에 제3다결정실리콘막(27)을 일정두께 형성한다. 여기서, 상기 제3다결정실리콘막(27)은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수도 있다.

제1f도를 참조하면, 상기 도핑산화막(21)이 노출될 때까지 전면식각을 실시한다. 그리고, 상기 제1,2,3다결정실리콘막(19,23,27)과의 식각선택비 차이를 이용한 습식방법으로 상기 노출된 도핑산화막(21)을 제거함으로써 다수의 홈(29)이 형성되어 표면적이 증가된 저장전극(31)을 형성한다.

제1g도를 참조하면, 상기 저장전극(31)의 표면에 유전체막(33)과 플레이트전극(35)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막(33)은 NO 또는 ONO 의 복합구조로 형성한다. 그리고, 상기 플레이트전극(35)은 다결정실리콘, 폴리사이드 또는 이와 유사한 전도물질로 형성한다.

제2a도 및 제2b도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 본 발명의 제1실시예의 제1c도의 공정후에, 일정두께의 질화막(37)을 증착한다. 그리고, 전체표면상부를 평탄화시키는 감광막(39)을 도포한다.

여기서, 상기 질화막(37)은 상기 요철형상의 제2다결정실리콘막(23) 상부에 일정두께 형성함으로써 요철형상으로 형성된다. 그리고, 상기 질화막(37)은 전면건식식각시 상기 제2다결정실리콘막(23)과 식각선택비 차이를 갖는 다른물질로 대체가 가능하다. 그리고, 상기 감광막(39)은 상기 전면건식식각시 전체적으로 균일하게 식각함으로써 요철구조가 만들어져 있는 제2다결정실리콘막(23) 및 질화막(37)의 요철구조를 유지할 수 있도록 하기 위한 것이다.

제2b도를 참조하면, 전체표면상부로 부터 전면식각공정을 실시하여 상기 질화막(37)의 요부만이 남도록 한다. 그리고, 상기 감광막(39)을 제거한다. 그리고, 상기 질화막(37)을 마스크로하여 상기 제2다결정실리콘막(23)을 건식식각하여 상기 도핑산화막(21)을 노출시킨다. 이때, 상기 건식식각은 상기 질화막(37)과 제2다결정실리콘막(23)과의 식각비 차이를 이용하여 실시된 것이다.

그리고, 본 발명의 제1실시예의 제1d, 제1e 및 제1f도의 순서대로 후공정을 실시함으로써 표면적이 증가된 저장전극(도시안됨)을 형성하고 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

제3a도 내지 제3d도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정도이다.

제3a도를 참조하면, 제3a도는 하나의 콘택마스크 L1 과 두개의 저장전극마스크 L2, L3 를 도시한 평면도이다. 여기서, 상기 L2 는 저장전극을 선형태로 형성하도록 하는 것이다. 그리고, 상기 L3 는 상기 L2 에 의하여 선형태로 형성된 저장전극을 섬형태로 형성하기위한 마스크이다.

본 발명의 실시예에서는 상기 L2 를 저장전극선마스크라 하고, 상기 L3 를 저장전극섬마스크라 하기로 한다.

일반적으로, 저장전극마스크는 상기 L3 와 같은 섬형태를 사용한다.

제3b도 내지 제3d도는 상기 제3a도의 ⓐ - ⓐ 에 따른 캐패시터 제조공정을 도시한 단면도이다.

제3b도를 참조하면, 상기 저장전극선마스크를 이용하여 본 발명의 제1실시예의 제1e도 공정까지 실시한다. 그리고, 상기 저장전극선마스크를 이용한 식각공정으로 상기 제3다결정실리콘막(27) 상부에 감광막패턴(41)을 형성한다.

제3c도를 참조하면, 상기 감광막패턴(41)을 마스크로하여 상기 제3다결정실리콘막(27)을 식각한다. 이때, 상기 하부절연층(15)을 식각장벽으로 사용된 것이다. 그 다음에, 상기 도핑산화막(21)을 습식방법으로 제거함으로써 내부에 터널이 형성되어 표면적이 증가된 저장전극(43)을 형성한다. 이때, 상기 습식방법은 상기 제1,2,3다결정실리콘막(19,23,27)과의 식각선택비 차이를 이용한 식각공정으로 실시된 것이다.

제3d도를 참조하면, 상기 저장전극(47) 표면에 유전체막(45)과 플레이트전극(47)을 순차적으로 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막(45)은 NO 또는 ONO 의 복합구조로 형성한다. 그리고, 상기 플레이트전극(47)은 다결정실리콘, 폴리사이드 또는 이와 유사한 전도물질로 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 절연막에 불순물을 도핑하고 일정온도범위에서 상기 절연막 상부에 도전층을 형성함으로써 상기 도핑된 불순물을 외부로 발산시키며, 발산된 불순물이 핵으로 작용하여 상기 불순물이 발산된 부분이 다른부분보다 많은 도전체가 증착되어 표면에 요철을 형성하는 공정을 이용하여 표면적이 증가된 저장전극을 형성하고, 상기 저장전극의 표면에 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (15)

1. 하부절연층이 형성된 반도체기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 저장전극마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 상기 제2도전층의 요부만이 남도록 전면식각하는 공정과, 상기 잔류한 제2도전층을 마스크로하여 상기 도핑절연막을 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 상기 도핑절연막이 노출되도록 일정두께 전면식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 도핑절연막은 절연막의 표면에 불순물이 얇게 도핑된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 도핑절연막 식각공정은 상기 도전층과의 식각비 차이를 이용한 건식방법으로 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 저장전극마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 전체표면상부에 절연막을 일정두께 증착함으로써 요철형상의 절연막을 형성하는 공정과, 전체표면상부를 감광막으로 평탄화시키는 공정과, 상기 절연막 요부만이 남도록 전면식각하는 공정과, 상기 남은 절연막을 마스크로하여 제2도전층과 도핑절연막을 순차적으로 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 상기 도핑절연막이 노출되도록 일정두께 전면식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
7. 제6항에 있어서, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
8. 제6항에 있어서, 상기 도핑절연막은 절연막의 표면에 불순물이 얇게 도핑된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
9. 제6항에 있어서, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
10. 제6항에 있어서, 상기 절연막은 질화막 또는 산화막과 같이 상기 도전층과 식각비 차이를 갖는 절연물질로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
11. 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 도핑절연막을 형성하는 공정과, 저장전극선마스크를 이용하여 상기 도핑절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 소정온도범위에서 일정두께 형성하여 상기 도핑절연막 표면에 요철형상의 제2도전층을 형성하는 공정과, 상기 절연막 요부만이 남도록 전면식각하는 공정과, 상기 남은 절연막을 마스크로하여 제2도전층과 도핑절연막을 순차적으로 식각하는 공정과, 전체표면상부에 제3도전층을 일정두께 형성하는 공정과, 저장전극섬마스크를 이용하여 상기 제3도전층을 식각하는 공정과, 상기 도핑절연막을 습식방법으로 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
12. 제11항에 있어서, 상기 도핑절연막은 불순물이 도핑되고 실리콘이 함유된 산화막으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
13. 제11항에 있어서, 상기 도핑절연막은 절연막의 표면에 얇게 불순물이 도핑된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
14. 제11항에 있어서, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
15. 제11항에 있어서, 상기 도핑절연막 제거공정은 상기 도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.