KR0166032B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판의 예정된 부분에 접속되는 도전층을 형성하고 그 상부에 텅스텐 실리사이드를 형성한 다음, 습식방법으로 상기 텅스텐 실리사이드를 손상시켜 다수의 미세한 홈을 형성하고 상기 텅스텐 실리사이드를 전면식각하여 홀을 형성한 다음, 계속해서 상기 홀이 형성된 상기 텅스텐 실리사이드를 마스크로 하여 상기 도전층을 식각하여 다른 홈을 형성하고 상기 텅스텐 실리사이드를 제거한 다음, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 내지 제2f도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,31 : 반도체기판 13,43 : 하부절연층

15,51 : 콘택홀 17 : 다결정실리콘막

19 : 텅스텐 실리사이드 21 : 저장전극

23 : 홈 25 : 다른 홈

33 : 소자분리산화막 35 : 게이트산화막

37: 게이트전극 39 : 산화막 스페이서

41,41' : 불순물 확산영역 45 : 제1다결정실리콘막

47 : 유전체막 49 : 제2다결정실리콘막

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로 하는 충분한 정전용량을 확보하기 위하여 저장전극의 표면적을 증가시킬 수 있는 캐패시터 제조기술에 관한 것이다.

반도체소자가 고집적화되어감에 따라 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 한다. 또한, 디램의 고집적화에 따라 상대적으로 캐패시터의 표면적이 감소되어 충분한 정전용량을 갖지 못함으로써 반도체소자의 고집적화가 어렵고 이에 따른 반도체소자의 신뢰도가 저하되는 문제점이 있다.

제1도는 종래기술에 의하여 형성된 스택(stack)형 캐패시터를 도시한 단면도이다.

제1도를 참조하면, 반도체기판(31) 상부에 소자분리산화막(33), 게이트산화막(35), 게이트전극(37), 산화막 스페이서(39) 및 불순물 확산영역(41,41')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(43)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31) 상부에 형성된 불순물 확산영역(41)을 노출시키는 콘택홀(51)을 형성한다. 그리고, 상기 콘택홀(51)을 통하여 상기 반도체기판(31)에 접속되도록 제1다결정실리콘막(45)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(45)을 식각한다. 그리고, 전체표면상부에 유전체막(47)과 제2다결정실리콘막(49)을 형성한다. 이때, 상기 유전체막(47)은 NO 또는 ONO의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(49)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 순차적으로 형성하는 공정과, 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 노출시키는 공정과, 상기 반도체기판의 예정된 부분에 접속되는 도전층을 형성하는 공정과, 상기 제1도전층 상부에 텅스텐 실리사이드를 일정두께 형성하는 공정과, 상기 텅스텐 실리사이드 상부를 습식처리하여 다수의 미세한 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 전면식각하여 다수의 홀을 형성하는 공정과, 상기 홀이 형성된 상기 텅스텐 실리사이드를 마스크로 하여 상기 하부절연층이 노출되지 않도록 상기 도전층을 식각하여 다른 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 제거하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법에 있어서, 상기 습식처리는 인산용액이 사용되는 것과, 상기 홈은 실리콘이 많이 함유된 부분의 상기 텅스텐 실리사이드에 형성되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2f도는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리산화막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨)으로 이루어지는 트랜지스터가 구비된 것이다.

제2b도를 참조하면, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 하부절연층(13)을 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(15)을 형성한다.

제2c도를 참조하면, 상기 콘택홀(15)을 통하여 상기 반도체기판(11)의 예정된 부분에 접속되는 다결정실리콘막(17)을 일정두께 형성한다. 그리고, 상기 다결정실리콘막(17) 상부에 텅스텐 실리사이드(19)를 일정두께 형성한다.

제2d도를 참조하면, 상기 텅스텐 실리사이드(19) 상부에 다수의 홈(23)을 형성한다. 이때, 상기 홈(23)은 상기 텅스텐 실리사이드(19)를 인산(H₃PO₄) 용액에 담구어 실리콘이 많이 함유된 부분의 상기 텅스텐 실리사이드(19)를 거의 식각함으로써 형성된 것이다.

제2e도를 참조하면, 상기 텅스텐 실리사이드(19)를 전면식각하여 상기 홈(23)을 홀(도시안됨)로 형성한다. 계속적으로 상기 홀이 형성된 상기 텅스텐 실리사이드(19)를 마스크로 하여 상기 다결정실리콘막(17)을 식각함으로써 다른 홈(25)을 형성한다. 그리고, 상기 텅스텐 실리사이드(19)를 제거한다.

제2f도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 다결정실리콘막(17)을 식각함으로써 표면적이 증가된 저장전극(21)을 형성한다.

후공정에서, 전체표면상부에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 순차적으로 형성함으로써 캐패시터를 형성한다. 이때, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된다. 그리고, 상기 플레이트전극은 다결정실리콘, 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판 상부에 도전층과 텅스텐 실리사이드를 순차적으로 형성하고 상기 텅스텐 실리사이드 상부를 습식방법으로 손상시켜 다수의 홈을 형성한 다음, 이를 이용한 식각공정과 저장전극마스크를 이용한 식각공정으로 표면적이 증가된 저장전극을 형성하고 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (3)

1. 반도체기판 상부에 내부에 트랜지스터가 형성된 하부절연층을 순차적으로 형성하는 공정과, 콘택마스크를 이용하여 상기 하부절연층에 콘택홀을 형성하여 상기 반도체기판의 예정된 부분을 노출시키는 공정과, 상기 반도체기판의 예정된 부분에 접속되는 도전층을 형성하는 공정과, 상기 도전층 상부에 텅스텐 실리사이드를 일정두께 형성하는 공정과, 상기 텅스텐 실리사이드 상부를 습식처리하여 다수의 미세한 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 전면식각하여 다수의 홀을 형성하는 공정과, 상기 홀이 형성된 상기 텅스텐 실리사이드를 마스크로 하여 상기 하부절연층이 노출되지 않도록 상기 도전층을 식각하여 다른 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 제거하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 습식처리는 인산용액이 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 홈은 실리콘이 많이 함유된 부분의 상기 텅스텐 실리사이드에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.