KR100256804B1 - 반도체 장치의 저장전극 제조방법 - Google Patents

Abstract

이 발명은 반도체 장치의 저장전극 제조방법에 관한 것으로서, 반도체 기판을 노출시키는 콘택홀을 형성한 후, 도전층과절연막을 적층하고, 상기 도전층의 캐패시터를 한정하는 감광막 패턴을 마스크로하여 절연막과 도전층을 제거하며, 상기 감광막 패턴을 열처리하여 감광제와 수지를 재중합시킨 후, 소정 두께 실리레이션하고 산소 프라스마로 감광막 패턴을 과도 식각하여 감광막 잔류층을 형성하고, 상기 감광막 잔류층을 마스크로하여 잔류층과 절연막 및 절연막과 도전층과의 식각비차를 이용하여 다수개의 홈을 구비하는 저장전극을 형성하였다.

따라서 별도의 식각 마스크 없이 식각비차를 이용하므로 제조 공정이 간단하여, 다수개의 홈을 구비하는 단층의 도전층을 형성하므로 단차가 감소되고, 홈들에 의해 표면적이 증가되므로 정전용량을 증가시킬 수 있다.

Description

반도체 장치의 저장전극 제조방법

제1a도~제1f도는 본 발명에 따른 반도체 장치의 저장전극 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 기판 12 : 제1절연막

13 : 콘택 홀 14 : 도전층

15 : 제2절연막 16 : 감광막 패턴

17 : 실리레이션막 18 : 감광막 잔류층

19 : 홈 20 : 저장 전극

본 발명은 반도체 장치의 저장전극 제조방법에 관한 것으로서, 특히, 저장전극을 한정하기 위한 감광막 패턴을 열처리한 후, 실리레이션하고 상기 감광막 패턴을 산소 프라스마로 제거하여 감광막 잔류층을 형성하고, 상기 감광막 잔류층을 저장전극 식각의 마스크로 사용하여 다수개의 홈들을 구비하는 저장전극을 형성하여 제조공정이 간단하고, 표면적이 증가되어 정전 용량을 확대시킬 수 있으며, 단차를 감소시킬 수 있는 반도체 장치의 저장전극 제조방법에 관한 것이다.

최근 반도체 장치의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 저장전극을 형성하기가 어려워지고 있다. 이는 저장전극의 정전용량이 표면적에 비례하기 때문이다. 특히, 하나의 모스 트랜지스터와 하나의 저장전극으로 구성되는 디램 소자의 경우, 저장전극의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이다.

상기 저장전극의 정전용량(C)은 유전체의 유전상수(dielectric constant)에 비례하고, 그 두께에 반비례하며, 표면적에 비례한다. 따라서 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전체의 두께를 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법이 있다.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다. 즉, 높은 유전상수를 갖는 유전물질은 많은 종류가 연구되고 있으나, 이러한 물질들의 접합파괴전압등과 같은 신뢰도 및 박막특성이 확실하게 확인되어 있지 않으며, 유전체 두께의 감소는 소자 동작시 유전체의 파괴가 유발되어 저장전극의 신뢰도에 심각한 영향을 주며, 표면적을 증가시키려면 공정이 복잡해지고 집적도가 떨어지는 문제점이 있다.

현재 저장전극은 주로 다결정 실리콘을 도전체로하고, 산화막 이나 질화막 또는 산화막-질화막-산화막을 유전체로 사용한다. 또한, 저장전극의 표면적 증가를 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상의 도전 스페이서를 형성하기도 한다.

도시되어 있지는 않으나, 종래 디램 소자에 사용되는 핀형 저장전극의 제조방법에 대하여 살펴보면 다음과 같다.

먼저, 소자분리 영역인 필드 산화막과 게이트 산화막 및 게이트등과 같은 모스패트(MOS field dffect transistor; 이하 MOS FET라 칭함)형 소자들이 활성화 영역 상에 형성되어 있는 반도체 기판에 산화막으로된 층간 절연막과 흐름성이 우수한 물질로된 평탄화층이 순차적으로 형성되어 있다. 상기 평탄화층상에 버퍼 산화막인 제1 산화막, 제1 다결정 실리콘층, 제2산화막, 제2다결정 실리콘층, 제3산화막을 순차적으로 형성한다.

그다음 상기 게이트들 사이의 반도체 기판에서 저장전극과 접촉되는 활성화 영역으로 예정된 부분이 노출되도록 상기 제3산화막에서 층간 절연막까지 순차적으로 제거하여 콘택 홀을 형성한 후, 상기 콘택 홀을 메꾸도록 제3다결정 실리콘층을 도포하고, 상기 제3 다결정 실리콘층 상에 제3산화막을 형성하여 다층의 도전층이 상하로 연결되는 핀형 저장전극을 형성한다.

상기 종래의 핀형 저장전극은 다층 구조이므로 표면적이 증가되기는 하나, 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하여 디램 소자의 동작의 신뢰성이 떨어진다. 또한 적층 구조이므로 단차가 증가되어 후속 적층막들의 단차 피복성이 떨어지는 등의 문제점이 있다.

또한 종래 저장전극의 다른 실시 예로서, 원통형 저장전극이 있다.

반도체 기판상에 콘택 홀을 형성한 후, 평탄화층 상에 도전층을 도포하여 상기 콘택 홀을 메우고, 상기 콘택 홀 상부의 도전층 상에 원통기둥 형상의 절연막 패턴을 형성한다. 그다음 상기 원통기둥의 둘레에 도전물질로 스페이서 형상의 측벽을 형성하고, 저장전극을 분리하여 원통형 저장전극을 형성한다.

상기와 같은 원통형 저장전극은 핀형에 비하여 단차가 작은 이점이 있으나,표면적이 작으므로 충분한 정전용량을 확보하기 위하여 대면적으로 형성하여 집적도가 떨어지는 문제점이 있다.

또한 원통형 측벽을 여러개 동심원 형상으로 반복 형성하여 정전용량을 증가시킬 수 있으나, 이는 제조 공정이 복잡해지는 문제점이 있다.

또한 저장전극의 도전층 표면에 미세한 불규칙 반구들(hemi spheral grain)을 형성하여 표면적을 증가 시키는 방법은 미세 반구들이 누설전류를 증가시켜 동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 저장전극 한정용 감광막 패턴을 실리레이션한 후, 과도식각하여 감광막 잔유물을 남게하고, 상기 감광막 잔유물을 마스크로하여 도전층을 식각하여 불규칙한 홈들을 갖는 저장전극을 형성하여, 제조 공정이 간단하고, 정전용량을 증가시키며, 단차를 감소시킬 수 있는 디램 저장전극의 제조 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 이 발명에 따른 반도체 장치의 저장전극 제조 방법의 특징은, 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 반도체 기판에서 저장전극과의 접촉이 예정된 영역이 노출되도록 제1절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택 홀을 메우도록 소정 두께의 도전층을 형성하는 공정과, 상기 도전층 상에 소정 두께의 제2절연막을 형성하는 공정과, 상기 콘택홀 상의 제2절연막 표면에 저장전극을 한정하기 위한 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 노출되어 있는 제2절연막과 도전층을 순차적으로 제거하여 제2절연막 패턴과 도전층 패턴을 형성하는 공정과, 상기 감광막 패턴을 소정의 온도에서 열처리하여 감광제와 수지를 재차 중합시키는 공정과, 상기 감광막 패턴의 상부를 실리레이션하여 소정두께의 실리레이션막을 형성하는 공정과, 상기 감광막 패턴을 과도식각하여 상기 제2절연막상에 불규칙한 두께의 감광막 잔류층을 형성하는 공정과, 상기 감광막 잔류층을 마스크로하여 노출되어 있는 제2절연막 패턴과 소정두께의 도전층을 순차적으로 제거하여 불규칙한 홈들을 갖는 저장전극을 형성하는 공정을 포함함에 있다.

이하, 이 발명에 따른 반도체 장치의 저장전극 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

본 발명에 따른 반도체 장치의 저장전극 제조방법을 도 1a~도 1f를 참조하여 살펴보면 다음과 같다.

먼저, 도 1a를 참조하면, 도시되어 있지는 않으나, 통상의 MOS FET가 형성되어 있는 실리콘 반도체 기판(11)상에 절연재질로된 제1절연막(12)을 형성한 후, 상기 반도체 기판(11)의 캐패시터와의 접촉이 예정된 활성화 영역이 노출되도록 상기 제1절연막(12)을 이방성 식각 방법으로 제거하여 콘택홀(contact hole; 13)을 형성한다. 이때 상기 제1 절연막(12)은 다층을 적층하여 형성하며, 예를 들어 층간 절연막인 산화막과 평탄화층을 순차적으로 적층하는 구조로 형성하거나, 평탄화층의 손상을 방지하기 위하여 상기 평탄화층의 상부에 별도로 버퍼용 절연막을 산화막 또는 질화막으로 형성하기도 한다.

그다음 상기 구조의 전표면에 다결정 또는 비정질 실리콘을 소정 두께 도포하여 상기 콘택홀(13)을 메우는 도전층(14)을 형성한 후, 상기 도전층(14)상에 제2절연막(15)을 소정 재질, 예를 들어 산화막 또는 질화막으로 형성한다. 이때 상기 제2절연막(15)의 두께는 후에 언급되는 바와 같이, 상기 도전층(14)의 두께에 따라 결정된다.

그후, 상기 콘택홀(13)상의 제2절연막(15) 표면에 캐패시터를 한정하기 위한 감광막 패턴(16)을 형성한다.

도 1b를 참조하면, 상기 감광막 패턴(16)에 의해 노출되어 있는 제2절연막(15)을 제거하여 제2절연막(15) 패턴을 형성한 후, 상기 도전층(14)을 소정 두께만 남기고 제거한다. 이때 상기 제거되고 남은 도전층(14) 패드는 후속 식각 공정시의 버퍼로 사용되며, 이를 남기지 않고 모두 제거할 수도 있다. 그후, 상기 구조의 반도체 기판(11)을 소정의 온도에서 열처리하여 감광막 패턴(16)내의 감광제(photo active compound)와 수지를 재차 중합시킨 후, 티.엠.디.에스(tetramethyldisilazane; HMDS)나 에이치, 엠. 디. 에스(hexamethyldisilazane; HMDS)를 사용하여 감광막 패턴(16)의 상부를 실리레이션 시켜 소정 두께의 실리레이션막(17)을 형성한다.

이때 상기 감광막 패턴(16)은 열처리에 의해 재중합된 감광제 및 수지에 의해 실리레이션물질은 Si(CH₃)₂또는 Si(CH₃)₃이 감광막과 결합되지 않은 상태에서 감광막 패턴(16)의 상부에 불규일하게 분포되어 진다.

상기와 같은 열처리 및 실리레이션 공정은 상호 연관되는 공정으로서, 감광액이 견디는 온도, 예를 들어 현재로는 400℃이하의 온도에서 소정시간 열처리한 후, 소정압력에서 실리레이션한다. 본 발명자는 120~170℃에서 열처리한후, 10Torr의 압력에서 실리레이션하였다. 이러한 조건은 상호 가변된다.

도 1c를 참조하면, 산소 프라스마 에칭 방법으로 상기 실리레이션막(17)과 감광막 패턴(16)을 순차적으로 식각하여 상기 제2절연막(15)의 상부에 불규칙한 분포로 감광막 잔류층(18)을 형성한다.

이때 상기 감광막 패턴(16)의 식각 공정은 상기 감광막 패턴(16)의 전체 두께를 식각한 후에도 계속적으로 과도식각을 실시하여 감광막 잔류층(18)이 각각 고립되도록한다. 이러한 과도식각은 170% 정도까지 행한다. 상기 감광막 잔류층(18)의 두께는 상기 실리레이션막(17)의 두께와 과도식각 정도에 따라 결정되며, 상기 제2절연막(15)의 두께에 따라 적절히 조절한다.

도 11d를 참조하면, 상기 감광막 잔류층(18)을 마스크로 하여 산소기체가 포함되지 않은 식각 가스를 사용하는 건식식각 방법으로 상기 제2절연막(15) 패턴을 제거하여 도전층(14)을 노출시킨다.

이때 상기 제2절연막(15)과 감광막 잔류층(18)을 구체적으로 예를 들어 설명하면, 상기 제2절연막(15)이 산화막일 경우 상기 제2절연막(15)과 감광막 잔류층(18)의 식각비를 1 : 15 이상의 비율로 할 수 있으므로 500Å 정도 두께의 산화막으로된 제2절연막(15)을 식각하고자 할 경우 30~40Å 정도의 감광막 잔류층(18)만 있으면 된다. 또한 상기 제2절연막(15)이 실리콘층과 선택비가 좋지않은 질화막이라도 그 두께를 두껍게 형성하면 공정이 가능하다.

도 1e를 참조하면, 상기 남아있는 제2절연막(15) 패턴을 마스크로하여 상기 노출되어 있는 도정층(14)을 소정 깊이로 이방성 식각 방법으로 제거하여 다수개의 홈(19)들을 형성한다.

이때 상기 도전층(14)과 제2절연막(15)을 다결정 실리콘과 산화막으로 형성할 경우 다결정 실리콘과 산화막의 식각비는 40 : 1 이상으로 조절할 수 있으므로, 다결정 실리콘의 두께가 1㎛ 일때 산화막은 최소 250Å, 감광막 잔류층(18)은 15~20Å정도만 있으면 상기의 공정들이 가능하다. 따라서 상기 감광막 잔류층과(18)과 제2절연막(15)의 두께는 상기 도전층(14)의 두께에 따라 형성한다.

또한 상기 도전층(14)식각 공정시 상기 감광막 잔류층(18)과 상기 식각되고 남은 도전층(14) 패드가 제거된다.

도 1f를 참조하면, 상기 제 2절연막(15) 패턴을 제거하여 저장전극(20)을 완성한다. 이때 상기 저장전극(20) 하부의 하부 절연막(12)이 소정 두께 식각되어 저장 전극(20)의 표면적이 넓어진다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 장치의 저장전극 제조방법은 반도체 기판을 노출시키는 콘택홀을 형성한 후, 도전층과 절연막을 적층하고, 상기 도전층의 캐패시터를 한정하는 감광막 패턴을 마스크로하여 절연막과 도전층을 제거하며, 상기 감광막 패턴을열처리하여 감광제와 수지를 재중합시킨 후, 소정 두께 실리레이션하고 산소 프라스마로 감광막 패턴을 과도 식각하여 감광막 잔류층을 형성하고, 상기 감광막 잔류층을 마스크로하여 잔류층과 절연막 및 절연막과 도전층층과의 식각비차를 이용하여 다수개의 홈을 구비하는 저장전극을 형성하였다.

따라서 별도의 식각 마스크 없이 식각비차를 이용하므로 제조 공정이 간단하며, 다수개의 홈을 구비하는 단층의 도전층을 형성하므로 단차가 감소되고, 홈들에 의해 표면적이 증가되므로 정전용량을 증가시킬수 있는 효과가 있다.

Claims (8)

1. 반도체 기판상에 제1절연막을 형성하는 공정과, 상기 반도체 기판에서 저장전극과의 접촉이 예정된 영역이 노출되도록 제1절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택 홀을 메우도록 소정 두께의 도전층을 형성하는 공정과, 상기 도전층 상에 소정 두께의 제2 절연막을 형성하는 공정과, 상기 콘택홀 상의 제2절연막 표면에 저장전극을 한정하기 위한 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 노출되어 있는 제2절연막과 도전층을 순차적으로 제거하여 제2 절연막 패턴과 도전층 패턴을 형성하는 공정과, 상기 감광막 패턴을 소정의 온도에서 열처리하여 감광제와 수지를 재차 중합시키는 공정과, 상기 감광막 패턴의 상부를 실리레이션하여 소정두께의 실리레이션막을 형성하는 공정과, 상기 감광막 패턴을 과도식각하여 상기 제2절연막상에 불규칙한 분포의 서로 고립되어 있는 감광막 잔류층을 형성하는 공정과, 상기 감광막 잔류층을 마스크로하여 노출되어 있는 제2절연막 패턴과 소정두께의 도전층을 순차적으로 제거하여 불규칙한 홈들을 갖는 저장전극을 형성하는 공정을 포함하는 반도체 장치의 저장전극 제조방법.
2. 제1항에 있어서, 상기 제1절연막 상에 버퍼 절연막을 별도로 형성하는 것을 특징으로 하는 반도체 장치의 저장전극 제조 방법.
3. 제1항에 있어서, 상기 도전층을 다결정 또는 비정질 실리콘으로 형성하는 것을 특징으로하는 반도체 장치의 저장전극 제조 방법.
4. 제1항에 있어서, 상기 제1 및 제2절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
5. 제1항에 있어서, 상기 도전층 패턴을 형성하는 식각 공정시 상기 도전층을 소정 두께 남도록하여 버퍼로 사용하는 것을 특징으로하는 반도체 장치의 저장전극 제조방법.
6. 제1항에 있어서, 상기 열처리 공정은 120℃~400℃이하의 온도에서 열처리하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
7. 제1항에 있어서, 상기 감광막의 열처리 공정을 실시하지 않고 실리레이션 시키는 것을 특징으로 하는 반도체 장치의 저장전극 제조 방법.
8. 제1항에 있어서, 상기 도전층에 홈을 형성하는 공정시 상기 도전층 패턴 하부의 제1절연막이 소정 두께 제거되도록 하는 것을 특징으로하는 반도체 장치의 저장전극 제조 방법.