KR20020002172A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터의 용량을 극대화함과 동시에 셀 영역과 주변 영역간의 단차를 줄이도록 한 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 반도체 기판상에 제 1 절연막, 제 2 절연막, 반사 방지막을 차례로 형성하는 단계와, 상기 반사 방지막상에 일정한 간격을 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 반사 방지막 및 제 2 절연막을 선택적으로 제거하는 단계와, 상기 포토레지스트의 표면에 캡 포토레지스트 패턴을 형성하는 단계와, 상기 캡 포토레지스트 패턴을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 캡 포토레지스트 패턴 및 포토레지스트를 제거하는 단계와, 상기 콘택홀을 포함한 전면에 전도층을 형성하는 단계와, 상기 제 2 절연막의 상부 표면이 노출되도록 상기 전도층의 전면에 평탄화 공정을 실시하여 스토리지 노드를 형성하는 단계와, 상기 제 2 절연막을 제거하는 단계와, 상기 스토리지 노드상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히 셀(Cell) 영역과 주변(Peri) 영역간의 단차를 줄임과 동시에 캐패시터의 용량을 증가시키는데 적당한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 최근 반도체 장치의 고집적화 추세에 따라 셀 크기가 감소되므로 표면적에 따라 정전용량이 정해지는 캐패시터의 특성상 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려웠다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자의 경우 면적을 많이 차지하는 캐패시터를 정전용량은 크게 하면서 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 원인이 된다.
따라서 캐패시터를 적은 면적에 형성하면서도 정전용량을 증가시키기 위하여 많은 연구가 진행되고 있다.
이러한 방법으로 유전막의 유전상수가 정전용량에 비례하므로 높은 유전 상수(Dielectric Constant)를 갖는 물질을 유전막으로 사용하는 방법과, 정전용량에 반비례하는 유전막의 두께를 얇게 형성하는 방법과, 정전용량에 비례하는 캐패시터의 표면적을 증가시키는 방법 등이 연구되고 있다.
그러나 높은 유전 상수를 갖는 유전물질은 많은 종류가 연구되고 있으나 접합 파괴 전압 등과 같은 신뢰도 및 박막 특성이 명확하게 확인되어 있지 않으며, 유전막의 두께 감소는 유전막의 파괴 등이 유발되어 캐패시터의 신뢰도에 심각한 영향을 주고 표면적을 증가시키려면 공정이 복잡해지는 문제점이 있다.
현재 캐패시터는 주로 폴리 실리콘을 전도체로 하여 산화막 및 질화막 또는 그 적층막을 유전막으로 사용하며, 캐패시터의 표면적 증가를 위하여 폴리 실리콘을 다층으로 형성하여 관통시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상으로 형성하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 셀 영역과 주변 영역(도시되지 않음)으로 정의된 반도체 기판(11)의 셀 영역에 트랜지스터(도시되지 않음)를 형성하고, 전면에 PE-TEOS(PE-Tetra Ethyl Ortho Silicate)막(12), 산화막(13), ARC(Anti Reflective Coating)막(14)을 차례로 형성한다.
이어, 상기 ARC막(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 포토레지스트(15)를 패터닝한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 트랜지스터의 소오스/드레인 영역의 표면이 소정부분 노출되도록 상기 ARC막(14), 산화막(13), PE-TEOS막(12)을 선택적으로 제거하여 콘택홀(16)을 형성한다.
여기서 상기 ARC막(14)은 SiON막을 사용하고, 상기 산화막(13)은 코어(Core) 산화막이다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(15)를 제거하고, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘층을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀(16) 측면에 제 1 폴리 실리콘 측벽(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층(18)과 산화막(19)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 콘택홀(16) 및 그에 인접한 ARC막(14)상에만 남도록 상기 산화막(19) 및 제 2 폴리 실리콘층(18)을 선택적으로 제거한다.
이어, 상기 반도체 기판(11)의 전면에 제 3 폴리 실리콘층을 형성한 후, 전면에 에치백 공정을 실시하여 상기 산화막(19)과 제 2 폴리 실리콘층(18)의 양측면에 제 3 폴리 실리콘 측벽(20)을 형성한다.
도 1e에 도시한 바와 같이, 상기 산화막(19)을 습식식각으로 제거하고, 상기 제 3 폴리 실리콘 측벽(20) 및 제 2 폴리 실리콘층(18)을 포함한 셀 영역에 유전체막(21) 및 플레이트 전극용 제 4 폴리 실리콘층(22)을 형성한다.
여기서 상기 제 3 폴리 실리콘층 측벽(20)과 제 2 폴리 실리콘층(18)에 의해 캐패시터의 스토리지 노드가 형성된다.
이후 공정은 도면에 도시하지 않았지만, 전면에 BPSG(Boron Phosphorus Silicate Glass)막 등을 형성한 후 포토 및 식각공정 그리고 배선 공정을 실시한다.
한편, 반도체 소자의 고집적화로 인하여 캐패시터가 형성되는 셀 영역은 감소하게 되고 일정 용량 이상의 캐패시터의 용량을 확보하기 위해서는 제 3 폴리 실리콘층 측벽(20)의 높이를 증가시켜야 하지만, 이에 따라 셀 영역과 주변 영역간의 단차를 심하게 더욱 심하게 발생한다.
그러나 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 반도체 소자의 고집적화로 인해 캐패시터의 충분한 용량확보가 어렵다.
둘째, 셀 영역에 형성된 여러층을 적층하여 캐패시터를 형성함으로서 셀 영역과 주변 영역간에 단차가 심해 이후 공정시 리소그래픽(Lithography) 공정의 마진 감소에 인해 금속배선간의 브릿지(Bridge) 또는 탑 로스(Top Loss)가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 캐패시터의 용량을 극대화함과 동시에 셀 영역과 주변 영역간의 단차를 줄이도록 한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
- 도면의 주요 부분에 대한 부호의 설명 -
31 : 반도체 기판 32 : TE-PEOS막
33 : 산화막 34 : ARC막
35 : 포토레지스트 36 : 캡 포토레지스트 패턴
37 : 콘택홀 38 : 제 1 폴리 실리콘층
39 : 유전체막 40 : 제 2 폴리 실리콘층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 제 1 절연막, 제 2 절연막, 반사 방지막을 차례로 형성하는 단계와, 상기 반사 방지막상에 일정한 간격을 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 반사 방지막 및 제 2 절연막을 선택적으로 제거하는 단계와, 상기 포토레지스트의 표면에 캡 포토레지스트 패턴을 형성하는 단계와, 상기 캡 포토레지스트 패턴을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 캡 포토레지스트 패턴 및 포토레지스트를 제거하는 단계와, 상기 콘택홀을 포함한 전면에 전도층을 형성하는 단계와, 상기 제 2 절연막의 상부 표면이 노출되도록 상기 전도층의 전면에 평탄화 공정을 실시하여 스토리지 노드를 형성하는 단계와, 상기 제 2 절연막을 제거하는 단계와, 상기 스토리지 노드상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀 영역과 주변 영역(도시되지 않음)으로 정의된 반도체 기판(31)의 셀 영역에 트랜지스터(도시되지 않음)를 형성하고, 전면에 PE-TEOS막(32), 산화막(33), ARC막(34)을 차례로 형성한다.
여기서 상기 ARC막(34)은 SiON막 등의 반사방지막을 사용하며, 상기 산화막(33)은 6000Å 이상의 두께로 형성한다.
이어, 상기 ARC막(34)상에 포토레지스트(35)를 도포한 후, 노광 및 현상공정으로 포토레지스트(35)를 패터닝한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(35)를 마스크로 이용하여 상기 ARC막(34) 및 산화막(33)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(35)를 포함한 반도체 기판(31)의 전면에 CSP(Chemical Swelling Process)용 커미컬(Chemical)을 코팅한 후 가열 및 노광하여 캡 포토래지스트 패턴(36)을 형성한다.
도 2d에 도시한 바와 같이, 상기 캡 포토레지스트 패턴(36)을 마스크로 이용하여 상기 PE-TEOS막(32)을 선택적으로 제거하여 콘택홀(37)을 형성한다.
여기서 상기 잔류하는 PE-TEOS막(32)과 산화막(33) 및 ARC막(34)과는 단차를 갖는다.
이어, 상기 캡 포토레지스트 패턴(36) 및 포토레지스트(35)를 제거한다.
도 2e에 도시한 바와 같이, 상기 콘택홀(37)을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘층(38)을 형성한다.
도 2f에 도시한 바와 같이, 상기 산화막(33)의 상부 표면이 노출되도록 상기 제 1 폴리 실리콘층(38)의 전면에 평탄화 공정을 실시한다.
즉, 상기 산화막(33)은 에칭 앤드 포인트(Etching End Point)로 하여 상기 제 1 폴리 실리콘층(38)의 하부 및 산화막(33)상에 형성된 ARC막(34)을 모두 제거한다.
여기서 상기 제 1 폴리 실리콘층(38)은 캐패시터의 스토리지 노드가 된다.
도 2g에 도시한 바와 같이, 상기 산화막(33)을 습식식각으로 제거하고, 상기 제 1 폴리 실리콘층(38)의 표면에 유전체막(39) 및 플레이트 전극용 제 2 폴리 실리콘층(40)을 형성함으로서 본 발명에 의한 캐패시터를 완성한다.
한편, 도면에는 도시하지 않았지만 캐패시터를 포함한 전면에 BPSG막을 형성한 후 이후 배선공정을 실시한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
첫째, CSP 공정을 이용하여 캐패시터를 형성함으로서 단위 면적당 캐패시터의 용량을 극대화시킬 수 있다.
둘째, 종래의 패턴에서 발생할 가능성이 있는 디펙트(Defect)의 위험을 제거함으로서 수율향상 및 소자의 특성을 향상할 수 있다.
셋째, 셀 영역과 주변 영역간의 단차가 증가하지 않기 때문에 후속 공정인 리소그래픽 공정의 프로세스 마진을 향상할 수 있다.
넷째, 종래의 프로세스를 변형하지 않고서도 캐패시터 용량의 확보가 가능하므로 캐패시터 용량 확보를 위해 행해지고 있는 다른 프로세스에 비해 타 공정이 필요없어 공정을 단순화시킬 수 있다.
Claims (3)
- 반도체 기판상에 제 1 절연막, 제 2 절연막, 반사 방지막을 차례로 형성하는 단계;상기 반사 방지막상에 일정한 간격을 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로 이용하여 상기 반사 방지막 및 제 2 절연막을 선택적으로 제거하는 단계;상기 포토레지스트의 표면에 캡 포토레지스트 패턴을 형성하는 단계;상기 캡 포토레지스트 패턴을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 캡 포토레지스트 패턴 및 포토레지스트를 제거하는 단계;상기 콘택홀을 포함한 전면에 전도층을 형성하는 단계;상기 제 2 절연막의 상부 표면이 노출되도록 상기 전도층의 전면에 평탄화 공정을 실시하여 스토리지 노드를 형성하는 단계;상기 제 2 절연막을 제거하는 단계;상기 스토리지 노드상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 캡 포토레지스트 패턴은 포토레지스트를 포함한 전면에 커미컬을 코딩한 후 가열하여 포토레지스트와 반응시키어 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 포토레지스트를 마스크로 이용하여 반사방지막 및 제 2 절연막을 선택적으로 제거하고, 상기 캡 포토레지스트 패턴을 마스크로 이용하여 제 1 절연막을 선택적으로 제거하여 제 1 절연막과 제 2 절연막간에 단차를 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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