KR0159018B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층, 제1도전층 및 제1절연막을 순차적으로 형성하고 캐패시터 콘택마스크를 이용하여 상기 제1절연막, 제1도전층 및 일정두께의 하부절연층을 식각하여 홈을 형성한 다음, 전체표면상부에 제2절연막인 실리콘질화막을 형성하고 상기 홈의 폭벽에 제3절연막 스페이서를 형성한 다음, 상기 제2절연막을 이방성식각하고 상기 제2절연막과 제1도전층을 마스크로하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한 다음, 전체표면상부에 제2도전층을 일정두께 형성하고 제4절연막으로 평탄화층을 형성한 다음, 저장전극마스크를 이용하여 상기평탄화층과 제2,1 도전층을 식각하고 전체표면상부에 제3도전층을 형성한 다음, 이를 이방성식각하여 제3도전층을 형성하고 상기 평탄화층을 제거함으로써 표면적이 증가된 저장전극을 형성하고 후공정으로 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1a도는 내지 제1h도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 하부절연층

15 : 제1다결정실리콘막 17 : 제1산화막

19 : 제1감광막패턴 21 : 홈

23 : 실리콘질화막 25 : 제2산화막

27 : 콘택홀 29 : 제2다결정실리콘막

31 : 제3산화막 33 : 제2감광막패턴

35 : 제3다결정실리콘막 37 : 저장전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 자기 정렬적인 공정과 스페이서 형성공정을 이용하여 캐패시터의 정전용량을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램소자는 칩에서 많은 면적을 차지하는 개패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, (Eo X Er X A)/T(단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들을 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한, 저장전극의 표면적을 증가시키기위하여 핀형 및 실린더형으로 형성하거나 표면을 거칠게 하였으나 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 자기 정렬적인 콘택홀 형성공정, 스페이서 형성공정 그리고 식각선택비 차이를 이용한 식각공정을 이용하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명인 반도체소자의 캐패시터 제조방법의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제1절연막을 형성하는 공정과, 캐패시터 콘택마스크를 이용한 식각공정으로 상기 제1절연막, 제1도전층 및 일정두께의 하부절연층을 식각하여 홈을 형성하는 공정과,

전체표면상부에 제2절연막을 일정두께 형성하는 공정과, 상기 홈의 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 제3절연막 스페이서를 마스크로하여 상기 제2절연막을 이방성식각하는 공정과, 상기 제2절연막과 제1도전층과의 식각선택비 차이를 이용하여 상기 제3절연막 스페이서, 제1절연막 및 하부절연층을 식각함으로써 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제2도전층을 전체표면상부에 형성하는 공정과, 전체표면상부에 제4절연막을 이용하여 평탄화층을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 평탄화층과 제2,1 도전층을 식각하는 공정과, 전체표면상부에 제3도전층을 형성하는 공정과, 상기 제3도전층을 이방성식각하여 상기 제3도전층 스페이서를 형성하는 공정과, 상기 남아있는 평탄화층을 제거함으로써 저장전극을 형성하는 공정을 포함하는데 있다.

또한, 상기 제1,2,3 도전층을 도핑된 다결정실리콘막으로 형성되는 것과, 상기 제1,3,4 절연막은 산화막으로 형성되는 것과, 상기 제2절연막은 실리콘질화막이 사용되는 것과, 상기 제4절연막은 BPSG와 같이 플로우가 잘되는 절연물질로 형성되는 것과, 상기 저장전극마스크를 이용한 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것과, 상기 제3도전층 스페이서는 상기 하부절연층을 식각장벽으로하는 이방성식각공정으로 형성되는 것과, 상기 제4절연막 제거공정은 상기 제2,3도전층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1a도 내지 제1h도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1a도를 참조하면, 반도체기판(11)상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 상기 반도체기판(11)상부에 소자분리절연막(도시안됨), 게이트전극(도시안됨) 및 불순물 접합영역(도시안됨)을 순차적으로 형성하고 그 상부에 비.피.에스.지.(BPSG:Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 산화막(도시안됨)과 같이 플로우가 잘되는 절연물질을 형성한 다음, 상기 절연물질을 열처리공정으로 플로우시켜 평탄화시킨 것이다. 그 다음에, 상기 제1다결정실리콘막(15)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(15) 상부에 제1산화막(17)을 형성한다. 그리고, 상기 제1산화막(17) 상부에 제1감광막패턴(19)을 형성한다. 이때, 상기 제1감광막패턴(19)은 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.

제1b도를 참조하면, 상기 제1감광막패턴(19)을 마스크로하여 상기 제1산화막(17), 제1다결정실리콘막(15) 그리고 일정두께의 하부절연층(13)을 순차적으로 식각하여 홈(21)을 형성한다. 그리고, 상기 제1감광막패턴(19)을 제거한다. 그리고, 전체표면상부에 실리콘질화막(23)을 형성한다.

제1c도를 참조하면, 전체표면상부에 제2산화막(25)을 일정두께 형성한다. 그리고, 이방성식각공정을 실시하여 상기 홈(21)의 측벽에 제2산화막(25)스페이서를 형성한다.

제1d도를 참조하면, 상기 제2산화막(25) 스페이서를 마스크로 하고 상기 제1산화막(17) 및 하부절연층(13)을 식각장벽으로하여 상기 실리콘질화막(23)을 이방성식각한다. 그리고, 상기 제1다결정실리콘막(15)과 남아 있는 실리콘질화막(23)을 마스크 및 식각장벽으로 사용하여 상기 제1산화막(17), 제2산화막(25) 스페이서 그리고 상기 하부절연층(13)을 식각함으로써 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(29)을 형성한다.

제1e도를 참조하면, 상기 콘택홀(29)을 통하여 상기 반도체기판(11)의 예정된 부분에 접속되는 제2다결정실리콘막(31)을 형성한다.

제1f도를 참조하면, 전체표면상부에 제3산화막(33)을 형성한다. 이때, 상기 제3산화막(33)은 상기 하부절연층(13)과 같이 플로우가 잘되는 산화막으로 평탄화시킨 것이다. 그 다음에, 상기 제3산화막(33) 상부에 저장 전극마스크(도시안됨)를 이용한 식각공정으로 제2감광막패턴(35)을 형성한다.

제1g도를 참조하면, 상기 제2감광막패턴(35)을 마스크로하여 상기 제3산화막(33), 제3도전층과(31) 및 제1도전층(15)을 식각한다. 이때, 상기 식각공정은 상기 하부절연층(13)을 식각장벽으로 하여 실시된 것이다. 그 다음에, 상기 제2감광막패턴(35)을 제거한다. 그리고, 전체표면상부에 제3다결정실리콘막(37)을 일정두께 형성한다.

제1h도를 참조하면, 상기 제3다결정실리콘막(37)을 이방성식각하여 제3다결정실리콘막(37) 스페이서를 형성한다. 그리고, 상기 제3산화막(33)을 제거함으로써 표면적이 증가된 저장전극(39)을 형성한다. 이때, 상기 제3산화막(33)은 상기 제2,3 다결정실리콘막(31,37)과의 식각선택비를 이용한 습식방법으로 실시된 것이다.

후공정에서, 상기 저장전극(39)의 표면에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 질화막과 산화막 스페이서를 이용한 자기정렬적인 공정으로 콘택홀을 형성하고 표면적을 증가시킴으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (8)

1. 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제1절연막을 형성하는 공정과, 캐패시터 콘택마스크를 이용한 식각공정으로 상기 제1절연막, 제1도전층 및 일정두께의 하부절연층을 식각하여 홈을 형성하는 공정과, 전체표면상부에 제2절연막을 일정두께 형성하는 공정과, 상기 홈의 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 제3절연막 스페이서를 마스크로하여 상기 제2절연막을 이방성식각하는 공정과, 상기 제2절연막과 제1도전층과의 식각선택비 차이를 이용하여 상기 제3절연막 스페이서, 제1절연막 및 하부절연층을 식각함으로써 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제2도전층을 전체표면상부에 형성하는 공정과, 전체표면상부에 제4절연막을 이용하여 평탄화층을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 평탄화층과 제2,1 도전층을 식각하는 공정과, 전체표면상부에 제3도전층을 형성하는 공정과, 상기 제3도전층을 이방성식각하여 상기 제3도전층 스페이서를 형성하는 공정과, 상기 남아있는 평탄화층을 제거함으로써 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1,2,3 도전층은 도핑된 다결정실리콘막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1,3,4 절연막은 산화막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2절연막은 실리콘질화막이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 제4절연막은 BPSG와 같이 플로우가 잘되는 절연물질로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 저장전극마스크를 이용한 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터제조방법.
7. 제1항에 있어서, 상기 제3도전층 스페이서는 상기 하부절연층을 식각장벽으로하는 이방성식각공정으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
8. 제1항에 있어서, 상기 제4절연막 제거공정은 상기 제2,3 도전층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.