JPH06216331A - 半導体メモリセルの製造方法 - Google Patents
半導体メモリセルの製造方法Info
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- JPH06216331A JPH06216331A JP4058093A JP5809392A JPH06216331A JP H06216331 A JPH06216331 A JP H06216331A JP 4058093 A JP4058093 A JP 4058093A JP 5809392 A JP5809392 A JP 5809392A JP H06216331 A JPH06216331 A JP H06216331A
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【構成】基板（２１）上にゲート電極（２３）を形成
し、その上にコンタクト孔を有する第１の絶縁膜（２
４、２５、２６）を形成し、第１の導電膜（２７）を全
面に形成し、第１の導電膜（２７）上に第２の絶縁膜
（２８）を選択的に形成し、第２の導電膜（２９）と第
３の絶縁膜（３０）を全面に形成し、第３の絶縁膜（３
０）を異方性ドライエッチングによりエッチバックした
後、第１の導電膜（２７）と第２の導電膜（２９）をエ
ッチバックし、第３の絶縁膜（３０）と第２の絶縁膜
（２８）を除去し、第１の導電膜（２７）と第２の導電
膜（２９）上にキャパシタの誘電体膜（３１）と、プレ
ート（３２）を形成する。 【効果】キャパシタのノードを形成する場合、マスク合
わせが不要となり、従来問題であった両導電膜の重ね合
せ精度が悪くなるという問題がなくなり、かつ、製造工
程工程を単純化させることができる。
し、その上にコンタクト孔を有する第１の絶縁膜（２
４、２５、２６）を形成し、第１の導電膜（２７）を全
面に形成し、第１の導電膜（２７）上に第２の絶縁膜
（２８）を選択的に形成し、第２の導電膜（２９）と第
３の絶縁膜（３０）を全面に形成し、第３の絶縁膜（３
０）を異方性ドライエッチングによりエッチバックした
後、第１の導電膜（２７）と第２の導電膜（２９）をエ
ッチバックし、第３の絶縁膜（３０）と第２の絶縁膜
（２８）を除去し、第１の導電膜（２７）と第２の導電
膜（２９）上にキャパシタの誘電体膜（３１）と、プレ
ート（３２）を形成する。 【効果】キャパシタのノードを形成する場合、マスク合
わせが不要となり、従来問題であった両導電膜の重ね合
せ精度が悪くなるという問題がなくなり、かつ、製造工
程工程を単純化させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】図１６〜図２１は、従来の半導体メモリ
セル（ノーブル スタックト キャパシタ構造(noble sta
cked capacitor structure)）の製造方法を示す工程断
面図である。
セル（ノーブル スタックト キャパシタ構造(noble sta
cked capacitor structure)）の製造方法を示す工程断
面図である。
【０００３】まず、図１６に示すように、半導体基板、
例えばｐ型シリコン基板１上にゲート絶縁膜を介してゲ
ート電極２を形成し、次に、ＣＶＤ法を用いてＳｉＯ2
膜３を全面に形成した後、埋込コンタクト部を形成する
ためのエッチングを行ない、マスク用Ｓｉ3Ｎ4膜４を形
成した後パターニングする。
例えばｐ型シリコン基板１上にゲート絶縁膜を介してゲ
ート電極２を形成し、次に、ＣＶＤ法を用いてＳｉＯ2
膜３を全面に形成した後、埋込コンタクト部を形成する
ためのエッチングを行ない、マスク用Ｓｉ3Ｎ4膜４を形
成した後パターニングする。
【０００４】つぎに、図１７に示すように、第１の多結
晶シリコン膜５を全面に形成した後、パターニングする
（多結晶シリコンパッド）。
晶シリコン膜５を全面に形成した後、パターニングする
（多結晶シリコンパッド）。
【０００５】つぎに、図１８に示すように、ＳｉＯ2膜
６をＣＶＤ法を用いて形成し、パターニングした後、第
２の多結晶シリコン膜７をＣＶＤ法を用いて全面に形成
する。
６をＣＶＤ法を用いて形成し、パターニングした後、第
２の多結晶シリコン膜７をＣＶＤ法を用いて全面に形成
する。
【０００６】つぎに、図１９に示すように、多結晶シリ
コン膜７を形成した厚さほど異方性ドライエッチングし
た後、ＳｉＯ2膜６を除去し、キャパシタのノードとな
る多結晶シリコン膜をパターニングする。
コン膜７を形成した厚さほど異方性ドライエッチングし
た後、ＳｉＯ2膜６を除去し、キャパシタのノードとな
る多結晶シリコン膜をパターニングする。
【０００７】つぎに、図２０に示すように、キャパシタ
の誘電体膜８を形成した後、さらに第３の多結晶シリコ
ン膜９を形成し、パターニングしてキャパシタのプレー
トとなる多結晶シリコン膜を形成して、キャパシタを形
成する。
の誘電体膜８を形成した後、さらに第３の多結晶シリコ
ン膜９を形成し、パターニングしてキャパシタのプレー
トとなる多結晶シリコン膜を形成して、キャパシタを形
成する。
【０００８】最後に、図２１に示すように、ＢＰＳＧ等
の絶縁膜１０を形成し、コンタクト孔を設けるためのエ
ッチングを行なった後、このコンタクト孔にタングステ
ン膜を埋込形成し、ビット線１１を形成する。
の絶縁膜１０を形成し、コンタクト孔を設けるためのエ
ッチングを行なった後、このコンタクト孔にタングステ
ン膜を埋込形成し、ビット線１１を形成する。
【０００９】
【発明が解決しようとする課題】しかし、図１６〜図２
１に示した従来の半導体メモリセルの製造方法において
は、第１の多結晶シリコン膜（多結晶シリコンパッド）
５とノード用多結晶シリコン膜とを各々マスクを用いて
パターニングするため、マスク合わせを正確に行なうの
が難しいので、両膜の重ね合せ精度が悪くなり、かつ、
製造工程が複雑になるという問題がある。
１に示した従来の半導体メモリセルの製造方法において
は、第１の多結晶シリコン膜（多結晶シリコンパッド）
５とノード用多結晶シリコン膜とを各々マスクを用いて
パターニングするため、マスク合わせを正確に行なうの
が難しいので、両膜の重ね合せ精度が悪くなり、かつ、
製造工程が複雑になるという問題がある。
【００１０】本発明の目的は、工程を簡略化することが
でき、かつ、上記重ね合せ精度を向上させ、さらに、キ
ャパシタの蓄電容量を増大させることができる半導体メ
モリセルの製造方法を提供することにある。
でき、かつ、上記重ね合せ精度を向上させ、さらに、キ
ャパシタの蓄電容量を増大させることができる半導体メ
モリセルの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体メモリセルの製造方法は、基
板（２１）上に電界効果トランジスタのゲート電極（２
３）を選択的に形成し、その上に上記電界効果トランジ
スタの不純物ドープ領域上にコンタクト孔を有する第１
の絶縁膜（２４、２５、２６）を形成する第１の工程
と、第１の導電膜（２７）を上記不純物ドープ領域およ
び上記第１の絶縁膜（２４、２５、２６）上を含む上記
基板上に形成する第２の工程と、上記第１の導電膜（２
７）上に第２の絶縁膜（２８）を上記不純物ドープ領域
上を含む所定の領域上に選択的に形成する第３の工程
と、第２の導電膜（２９）と第３の絶縁膜（３０）を上
記第２の絶縁膜（２８）上を含む上記基板上に順次形成
する第４の工程と、上記第３の絶縁膜（３０）を異方性
ドライエッチングによりエッチバックし、上記第１の導
電膜（２７）および上記第２の導電膜（２９）をエッチ
バックする第５の工程と、残存した上記第３の絶縁膜
（３０）および上記第２の絶縁膜（２８）を除去する第
６の工程と、残存した上記第１の導電膜（２７）および
上記第２の導電膜（２９）上にキャパシタの誘電体膜
（３１）と、プレート（３２）を順次形成する第７の工
程とを含んでなることを特徴とする。
に、本発明の第１の半導体メモリセルの製造方法は、基
板（２１）上に電界効果トランジスタのゲート電極（２
３）を選択的に形成し、その上に上記電界効果トランジ
スタの不純物ドープ領域上にコンタクト孔を有する第１
の絶縁膜（２４、２５、２６）を形成する第１の工程
と、第１の導電膜（２７）を上記不純物ドープ領域およ
び上記第１の絶縁膜（２４、２５、２６）上を含む上記
基板上に形成する第２の工程と、上記第１の導電膜（２
７）上に第２の絶縁膜（２８）を上記不純物ドープ領域
上を含む所定の領域上に選択的に形成する第３の工程
と、第２の導電膜（２９）と第３の絶縁膜（３０）を上
記第２の絶縁膜（２８）上を含む上記基板上に順次形成
する第４の工程と、上記第３の絶縁膜（３０）を異方性
ドライエッチングによりエッチバックし、上記第１の導
電膜（２７）および上記第２の導電膜（２９）をエッチ
バックする第５の工程と、残存した上記第３の絶縁膜
（３０）および上記第２の絶縁膜（２８）を除去する第
６の工程と、残存した上記第１の導電膜（２７）および
上記第２の導電膜（２９）上にキャパシタの誘電体膜
（３１）と、プレート（３２）を順次形成する第７の工
程とを含んでなることを特徴とする。
【００１２】また、上記第１の半導体メモリセルの製造
方法において、上記第１の絶縁膜（２４、２５、２６）
が、上記第５の工程において、上記第１の導電膜（２
７）および上記第２の導電膜（２９）をエッチバックす
るときのエッチングストッパ層（２５）を含み、かつ、
そのエッチングバックした後、上記エッチングストッパ
層（２５）を除去することを特徴とする。
方法において、上記第１の絶縁膜（２４、２５、２６）
が、上記第５の工程において、上記第１の導電膜（２
７）および上記第２の導電膜（２９）をエッチバックす
るときのエッチングストッパ層（２５）を含み、かつ、
そのエッチングバックした後、上記エッチングストッパ
層（２５）を除去することを特徴とする。
【００１３】また、本発明の第２の半導体メモリセルの
製造方法は、基板（４１）上に電界効果トランジスタを
形成する第１の工程と、上記電界効果トランジスタの不
純物ドープ領域が形成された上記基板（４１）の表面の
領域上に、少なくとも１層からなる第１の導電膜（４
５、４６）と、第１の絶縁膜（４７）を選択的に形成す
る第２の工程と、上記第１の導電膜（４５、４６）およ
び上記第１の絶縁膜（４７）の側壁に側壁絶縁膜（４
８）を形成する第３の工程と、第２の導電膜（４９）を
上記不純物ドープ領域と異なる第２の不純物ドープ領域
に少なくとも接するように上記基板上に形成する第４の
工程と、上記第２の導電膜（４９）上に少なくとも１層
からなる第２の絶縁膜（５０、５１）を所定の領域上に
選択的に形成する第５の工程と、上記第２の絶縁膜（５
０、５１）の側壁に第３の導電膜（５２）を形成する第
６の工程と、上記第２の絶縁膜（５０、５１）を除去す
る第７の工程と、上記第２の導電膜（４９）および上記
第３の導電膜（５２）上にキャパシタの誘電体膜（５
４）とプレート（５５）を順次形成する第８の工程とを
含んでなることを特徴とする。
製造方法は、基板（４１）上に電界効果トランジスタを
形成する第１の工程と、上記電界効果トランジスタの不
純物ドープ領域が形成された上記基板（４１）の表面の
領域上に、少なくとも１層からなる第１の導電膜（４
５、４６）と、第１の絶縁膜（４７）を選択的に形成す
る第２の工程と、上記第１の導電膜（４５、４６）およ
び上記第１の絶縁膜（４７）の側壁に側壁絶縁膜（４
８）を形成する第３の工程と、第２の導電膜（４９）を
上記不純物ドープ領域と異なる第２の不純物ドープ領域
に少なくとも接するように上記基板上に形成する第４の
工程と、上記第２の導電膜（４９）上に少なくとも１層
からなる第２の絶縁膜（５０、５１）を所定の領域上に
選択的に形成する第５の工程と、上記第２の絶縁膜（５
０、５１）の側壁に第３の導電膜（５２）を形成する第
６の工程と、上記第２の絶縁膜（５０、５１）を除去す
る第７の工程と、上記第２の導電膜（４９）および上記
第３の導電膜（５２）上にキャパシタの誘電体膜（５
４）とプレート（５５）を順次形成する第８の工程とを
含んでなることを特徴とする。
【００１４】また、上記第２の半導体メモリセルの製造
方法において、上記第６の工程と上記第７の工程との間
に、上記第２の絶縁膜（５０、５１）の上層部（５１）
を除去する工程と、第４の導電膜（５３）を残存した上
記第２の絶縁膜（５０）上を含む上記基板上に形成した
後、異方性ドライエッチングを行なって上記第３の導電
膜（５２）の側壁の上部に上記第４の導電膜（５３）を
峰状に残存させる工程、を有することを特徴とする。
方法において、上記第６の工程と上記第７の工程との間
に、上記第２の絶縁膜（５０、５１）の上層部（５１）
を除去する工程と、第４の導電膜（５３）を残存した上
記第２の絶縁膜（５０）上を含む上記基板上に形成した
後、異方性ドライエッチングを行なって上記第３の導電
膜（５２）の側壁の上部に上記第４の導電膜（５３）を
峰状に残存させる工程、を有することを特徴とする。
【００１５】
【作用】本発明では、キャパシタのノードを形成する２
層以上の導電膜（２７と１９、または４９と５２、５
３）を共にマスクがなくてパターニングすることができ
るので、マスク合わせが不要となり、従来問題であった
両導電膜の重ね合せ精度が悪くなるという問題がなくな
り、かつ、製造工程工程を単純化させることができる。
層以上の導電膜（２７と１９、または４９と５２、５
３）を共にマスクがなくてパターニングすることができ
るので、マスク合わせが不要となり、従来問題であった
両導電膜の重ね合せ精度が悪くなるという問題がなくな
り、かつ、製造工程工程を単純化させることができる。
【００１６】
【実施例】実施例１ 図１〜図７は、本発明の半導体メモリセルの製造方法の
第１の実施例を示す工程断面図である。
第１の実施例を示す工程断面図である。
【００１７】まず、図１に示すように、半導体基板、例
えばｐ型シリコン基板２１上にフィールド酸化膜（Ｓｉ
Ｏ2膜）２２と、ゲート絶縁膜を介してゲート電極２３
を形成する。つぎに、ＣＶＤ法によりＳｉＯ2膜２４を
形成し、その上にＳｉ3Ｎ4膜２５とＳｉＯ2膜２６との
積層膜を全面に形成した後、ＳｉＯ2膜２４、Ｓｉ3Ｎ4
膜２５、ＳｉＯ2膜２６をマスクを用いたフォトエッチ
ング工程によりパターニングして埋込コンタクト部を形
成する。
えばｐ型シリコン基板２１上にフィールド酸化膜（Ｓｉ
Ｏ2膜）２２と、ゲート絶縁膜を介してゲート電極２３
を形成する。つぎに、ＣＶＤ法によりＳｉＯ2膜２４を
形成し、その上にＳｉ3Ｎ4膜２５とＳｉＯ2膜２６との
積層膜を全面に形成した後、ＳｉＯ2膜２４、Ｓｉ3Ｎ4
膜２５、ＳｉＯ2膜２６をマスクを用いたフォトエッチ
ング工程によりパターニングして埋込コンタクト部を形
成する。
【００１８】つぎに、図２に示すように、第１の多結晶
シリコン膜２７を全面に形成した後、平坦化用の絶縁膜
２８を形成し、パターニングする。
シリコン膜２７を全面に形成した後、平坦化用の絶縁膜
２８を形成し、パターニングする。
【００１９】つぎに、図３に示すように、第２の多結晶
シリコン膜２９とＳｉＯ2膜３０とを順次全面に形成す
る。
シリコン膜２９とＳｉＯ2膜３０とを順次全面に形成す
る。
【００２０】つぎに、図４に示すように、ＳｉＯ2膜３
０を異方性ドライエッチングによりその形成厚さ以上で
エッチバックした後、露出された多結晶シリコン膜２９
をその形成厚さ以上でさらに第２のエッチバックを行な
うと、多結晶シリコンパッドと多結晶シリコンノードと
を共にマスクを用いないでパターニングすることができ
る。このとき、多結晶シリコン膜２９、２７のエッチス
トッパとしてＳｉ3Ｎ4膜２５が用いられる。
０を異方性ドライエッチングによりその形成厚さ以上で
エッチバックした後、露出された多結晶シリコン膜２９
をその形成厚さ以上でさらに第２のエッチバックを行な
うと、多結晶シリコンパッドと多結晶シリコンノードと
を共にマスクを用いないでパターニングすることができ
る。このとき、多結晶シリコン膜２９、２７のエッチス
トッパとしてＳｉ3Ｎ4膜２５が用いられる。
【００２１】つぎに、図５に示すように、側壁酸化膜３
０、平坦化用絶縁膜２８、およびＳｉ3Ｎ4膜２５をウェ
ットエッチングにより除去した後、キャパシタの誘電体
膜３１を形成し、パターニングする。
０、平坦化用絶縁膜２８、およびＳｉ3Ｎ4膜２５をウェ
ットエッチングにより除去した後、キャパシタの誘電体
膜３１を形成し、パターニングする。
【００２２】つぎに、図６に示すように、第３の多結晶
シリコン膜３２を形成し、パターニングしてプレートを
形成する。
シリコン膜３２を形成し、パターニングしてプレートを
形成する。
【００２３】つぎに、図７に示すように、ＢＰＳＧ等の
絶縁膜３３を形成し、コンタクト孔を設けるためのエッ
チングを行なった後、このコンタクト孔にタングステン
膜を埋込形成し、ビット線３４を形成する。
絶縁膜３３を形成し、コンタクト孔を設けるためのエッ
チングを行なった後、このコンタクト孔にタングステン
膜を埋込形成し、ビット線３４を形成する。
【００２４】本実施例の半導体メモリセルの製造方法で
は、キャパシタのノードを形成する２層の導電膜２７と
１９を共にマスクがなくて自己整合的にパターニングす
ることができるので、マスク合わせが不要となり、従来
問題であった両導電膜の重ね合せ精度が悪くなるという
問題がなくなり、かつ、製造工程工程を単純化させるこ
とができる。
は、キャパシタのノードを形成する２層の導電膜２７と
１９を共にマスクがなくて自己整合的にパターニングす
ることができるので、マスク合わせが不要となり、従来
問題であった両導電膜の重ね合せ精度が悪くなるという
問題がなくなり、かつ、製造工程工程を単純化させるこ
とができる。
【００２５】実施例２ 図８〜図１５は、本発明の半導体メモリセルの製造方法
の第２の実施例を示す工程断面図である。
の第２の実施例を示す工程断面図である。
【００２６】まず、第８に示すように、半導体基板、例
えばｐ型シリコン基板４１上にフィールド酸化膜（Ｓｉ
Ｏ2膜）４２を形成し、エッチングによって、ゲート絶
縁膜を介して多結晶シリコン膜からなるゲート電極４３
と、ＳｉＯ2膜４４とを形成してパターニングする。つ
ぎに、多結晶シリコン膜４５を形成して所定部分残存す
るようにパターニングし、その上にビット線４６とＳｉ
Ｏ2膜４７とを形成し、パターニングした多結晶シリコ
ン膜４５の上のみ残存するようにエッチングしてパター
ニングする。つぎに、ＳｉＯ2膜を全面に形成し、異方
性ドライエッチングを行なって側壁酸化膜４８を形成す
る。
えばｐ型シリコン基板４１上にフィールド酸化膜（Ｓｉ
Ｏ2膜）４２を形成し、エッチングによって、ゲート絶
縁膜を介して多結晶シリコン膜からなるゲート電極４３
と、ＳｉＯ2膜４４とを形成してパターニングする。つ
ぎに、多結晶シリコン膜４５を形成して所定部分残存す
るようにパターニングし、その上にビット線４６とＳｉ
Ｏ2膜４７とを形成し、パターニングした多結晶シリコ
ン膜４５の上のみ残存するようにエッチングしてパター
ニングする。つぎに、ＳｉＯ2膜を全面に形成し、異方
性ドライエッチングを行なって側壁酸化膜４８を形成す
る。
【００２７】つぎに、図９に示すように、不純物がドー
ピングされたノードとなる多結晶シリコン膜４９を形成
し、その上にＳｉＯ2膜５０とＳｉ3Ｎ4膜５１とを順次
全面に形成する。
ピングされたノードとなる多結晶シリコン膜４９を形成
し、その上にＳｉＯ2膜５０とＳｉ3Ｎ4膜５１とを順次
全面に形成する。
【００２８】つぎに、図１０に示すように、ＳｉＯ2膜
５０とＳｉ3Ｎ4膜５１とをパターニングし、不純物がド
ーピングされた多結晶シリコン膜を全面に形成して異方
性ドライエッチングにより側壁多結晶シリコン膜５２を
形成する。
５０とＳｉ3Ｎ4膜５１とをパターニングし、不純物がド
ーピングされた多結晶シリコン膜を全面に形成して異方
性ドライエッチングにより側壁多結晶シリコン膜５２を
形成する。
【００２９】つぎに、図１１に示すように、Ｓｉ3Ｎ4膜
５１をウェットエッチングにより除去する。
５１をウェットエッチングにより除去する。
【００３０】つぎに、図１２に示すように、不純物がド
ーピングされた多結晶シリコン膜５３を全面に形成す
る。
ーピングされた多結晶シリコン膜５３を全面に形成す
る。
【００３１】つぎに、多結晶シリコン膜５３の異方性ド
ライエッチングを行ない、図１３に示すように、ノード
となる多結晶シリコン膜の上方を峰形状に形成する。
ライエッチングを行ない、図１３に示すように、ノード
となる多結晶シリコン膜の上方を峰形状に形成する。
【００３２】つぎに、図１４に示すように、ＳｉＯ2膜
５０をウェットエッチングにより除去する。
５０をウェットエッチングにより除去する。
【００３３】つぎに、図１５に示すように、キャパシタ
の誘電体膜５４を形成し、多結晶シリコン膜５５を形成
し、パターニングすることにプレートを形成する。
の誘電体膜５４を形成し、多結晶シリコン膜５５を形成
し、パターニングすることにプレートを形成する。
【００３４】本実施例の半導体メモリセルの製造方法で
は、キャパシタのノードを形成する２層以上の導電膜４
９と５２、５３を共にマスクがなくて自己整合的にパタ
ーニングすることができるので、マスク合わせが不要と
なり、従来問題であった両導電膜の重ね合せ精度が悪く
なるという問題がなくなり、かつ、製造工程工程を単純
化させることができる。
は、キャパシタのノードを形成する２層以上の導電膜４
９と５２、５３を共にマスクがなくて自己整合的にパタ
ーニングすることができるので、マスク合わせが不要と
なり、従来問題であった両導電膜の重ね合せ精度が悪く
なるという問題がなくなり、かつ、製造工程工程を単純
化させることができる。
【００３５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
キャパシタのノードを形成する２層以上の導電膜を共に
マスクがなくてパターニングすることができるので、マ
スク合わせが不要となり、従来問題であった両導電膜の
重ね合せ精度が悪くなるという問題がなくなり、かつ、
製造工程工程を単純化させることができる。さらに、本
発明の方法により製造される構造においては、キャパシ
タの容量を損なうことがない。
キャパシタのノードを形成する２層以上の導電膜を共に
マスクがなくてパターニングすることができるので、マ
スク合わせが不要となり、従来問題であった両導電膜の
重ね合せ精度が悪くなるという問題がなくなり、かつ、
製造工程工程を単純化させることができる。さらに、本
発明の方法により製造される構造においては、キャパシ
タの容量を損なうことがない。
【図１】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図２】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図３】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図４】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図５】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図６】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図７】本発明の半導体メモリセルの製造方法の第１の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図８】本発明の半導体メモリセルの製造方法の第２の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図９】本発明の半導体メモリセルの製造方法の第２の
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図１０】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１１】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１２】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１３】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１４】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１５】本発明の半導体メモリセルの製造方法の第２
の実施例を示す工程断面図である。
の実施例を示す工程断面図である。
【図１６】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
【図１７】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
【図１８】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
【図１９】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
【図２０】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
【図２１】従来の半導体メモリセルの製造方法を示す工
程断面図である。
程断面図である。
２１…ｐ型シリコン基板、２２…フィールド酸化膜（Ｓ
ｉＯ2膜）、２３…ゲート電極、２４…ＳｉＯ2膜、２５
…Ｓｉ3Ｎ4膜、２６…ＳｉＯ2膜、２７…第１の多結晶
シリコン膜、２８…平坦化用の絶縁膜、２９…第２の多
結晶シリコン膜、３０…ＳｉＯ2膜、３１…キャパシタ
の誘電体膜、３２…第３の多結晶シリコン膜（プレー
ト）、３３…絶縁膜、３４…ビット線、４１…ｐ型シリ
コン基板、４２…フィールド酸化膜、４３…ゲート電
極、４４…ＳｉＯ2膜、４５…多結晶シリコン膜、４６
…ビット線、４７…ＳｉＯ2膜、４８…側壁酸化膜、４
９…多結晶シリコン膜、５０…ＳｉＯ2膜、５１…Ｓｉ3
Ｎ4膜、５２…側壁多結晶シリコン膜、５３…多結晶シ
リコン膜、５４…キャパシタの誘電体膜、５５…多結晶
シリコン膜（プレート）。
ｉＯ2膜）、２３…ゲート電極、２４…ＳｉＯ2膜、２５
…Ｓｉ3Ｎ4膜、２６…ＳｉＯ2膜、２７…第１の多結晶
シリコン膜、２８…平坦化用の絶縁膜、２９…第２の多
結晶シリコン膜、３０…ＳｉＯ2膜、３１…キャパシタ
の誘電体膜、３２…第３の多結晶シリコン膜（プレー
ト）、３３…絶縁膜、３４…ビット線、４１…ｐ型シリ
コン基板、４２…フィールド酸化膜、４３…ゲート電
極、４４…ＳｉＯ2膜、４５…多結晶シリコン膜、４６
…ビット線、４７…ＳｉＯ2膜、４８…側壁酸化膜、４
９…多結晶シリコン膜、５０…ＳｉＯ2膜、５１…Ｓｉ3
Ｎ4膜、５２…側壁多結晶シリコン膜、５３…多結晶シ
リコン膜、５４…キャパシタの誘電体膜、５５…多結晶
シリコン膜（プレート）。
Claims (4)
- 【請求項１】基板（２１）上に電界効果トランジスタの
ゲート電極（２３）を選択的に形成し、その上に上記電
界効果トランジスタの不純物ドープ領域上にコンタクト
孔を有する第１の絶縁膜（２４、２５、２６）を形成す
る第１の工程と、 第１の導電膜（２７）を上記不純物ドープ領域および上
記第１の絶縁膜（２４、２５、２６）上を含む上記基板
上に形成する第２の工程と、 上記第１の導電膜（２７）上に第２の絶縁膜（２８）を
上記不純物ドープ領域上を含む所定の領域上に選択的に
形成する第３の工程と、 第２の導電膜（２９）と第３の絶縁膜（３０）を上記第
２の絶縁膜（２８）上を含む上記基板上に順次形成する
第４の工程と、 上記第３の絶縁膜（３０）を異方性ドライエッチングに
よりエッチバックし、上記第１の導電膜（２７）および
上記第２の導電膜（２９）をエッチバックする第５の工
程と、 残存した上記第３の絶縁膜（３０）および上記第２の絶
縁膜（２８）を除去する第６の工程と、 残存した上記第１の導電膜（２７）および上記第２の導
電膜（２９）上にキャパシタの誘電体膜（３１）と、プ
レート（３２）を順次形成する第７の工程とを含んでな
ることを特徴とする半導体メモリセルの製造方法。 - 【請求項２】上記第１の絶縁膜（２４、２５、２６）
が、上記第５の工程において、上記第１の導電膜（２
７）および上記第２の導電膜（２９）をエッチバックす
るときのエッチングストッパ層（２５）を含み、かつ、
そのエッチングバックした後、上記エッチングストッパ
層（２５）を除去することを特徴とする請求項１記載の
半導体メモリセルの製造方法。 - 【請求項３】基板（４１）上に電界効果トランジスタを
形成する第１の工程と、 上記電界効果トランジスタの不純物ドープ領域が形成さ
れた上記基板（４１）の表面の領域上に、少なくとも１
層からなる第１の導電膜（４５、４６）と、第１の絶縁
膜（４７）を選択的に形成する第２の工程と、 上記第１の導電膜（４５、４６）および上記第１の絶縁
膜（４７）の側壁に側壁絶縁膜（４８）を形成する第３
の工程と、 第２の導電膜（４９）を上記不純物ドープ領域と異なる
第２の不純物ドープ領域に少なくとも接するように上記
基板上に形成する第４の工程と、 上記第２の導電膜（４９）上に少なくとも１層からなる
第２の絶縁膜（５０、５１）を所定の領域上に選択的に
形成する第５の工程と、 上記第２の絶縁膜（５０、５１）の側壁に第３の導電膜
（５２）を形成する第６の工程と、 上記第２の絶縁膜（５０、５１）を除去する第７の工程
と、 上記第２の導電膜（４９）および上記第３の導電膜（５
２）上にキャパシタの誘電体膜（５４）とプレート（５
５）を順次形成する第８の工程とを含んでなることを特
徴とする半導体メモリセルの製造方法。 - 【請求項４】上記第６の工程と上記第７の工程との間
に、 上記第２の絶縁膜（５０、５１）の上層部（５１）を除
去する工程と、 第４の導電膜（５３）を残存した上記第２の絶縁膜（５
０）上を含む上記基板上に形成した後、異方性ドライエ
ッチングを行なって上記第３の導電膜（５２）の側壁の
上部に上記第４の導電膜（５３）を峰状に残存させる工
程、 を有することを特徴とする請求項２記載の半導体メモリ
セルの製造方法。
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| KR1019910005961A KR940003590B1 (ko) | 1991-04-13 | 1991-04-13 | 메모리 셀 제조방법 |
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| JPH06260609A (ja) * | 1992-06-10 | 1994-09-16 | Mitsubishi Electric Corp | 筒型キャパシタを有する半導体記憶装置およびその製造方法 |
| KR950012554B1 (ko) * | 1992-06-24 | 1995-10-18 | 현대전자산업주식회사 | 고집적 반도체소자의 전하저장전극 제조방법 |
| KR950006982B1 (ko) * | 1992-10-24 | 1995-06-26 | 현대전자산업주식회사 | 전하저장전극 제조방법 |
| US5326714A (en) * | 1993-07-22 | 1994-07-05 | Taiwan Semiconductor Manufacturing Company | Method of making a fully used tub DRAM cell |
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| US5449635A (en) * | 1993-12-28 | 1995-09-12 | Goldstar Electron Co., Ltd. | Method of fabricating a semiconductor memory |
| US5714780A (en) * | 1993-12-28 | 1998-02-03 | Lg Semicon Co., Ltd. | Semiconductor memory and method of fabricating the same |
| KR0140644B1 (ko) * | 1994-01-12 | 1998-06-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
| JPH1098163A (ja) * | 1996-09-24 | 1998-04-14 | Oki Electric Ind Co Ltd | 半導体記憶装置のキャパシタ構造及びその形成方法 |
| US5668038A (en) * | 1996-10-09 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | One step smooth cylinder surface formation process in stacked cylindrical DRAM products |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183162A (ja) * | 1989-12-12 | 1991-08-09 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| DE3918524C2 (de) * | 1989-06-07 | 1995-08-10 | Kali & Salz Beteiligungs Ag | Verfahren zur Staubbindung in Granulaten |
-
1992
- 1992-03-12 US US07/849,916 patent/US5219780A/en not_active Expired - Lifetime
- 1992-03-13 DE DE4208130A patent/DE4208130C2/de not_active Expired - Fee Related
- 1992-03-16 JP JP4058093A patent/JP2557592B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183162A (ja) * | 1989-12-12 | 1991-08-09 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5219780A (en) | 1993-06-15 |
| DE4208130A1 (de) | 1992-09-17 |
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| DE4208130C2 (de) | 1996-04-11 |
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