KR950006982B1 - 전하저장전극 제조방법 - Google Patents

전하저장전극 제조방법 Download PDF

Info

Publication number
KR950006982B1
KR950006982B1 KR1019920019679A KR920019679A KR950006982B1 KR 950006982 B1 KR950006982 B1 KR 950006982B1 KR 1019920019679 A KR1019920019679 A KR 1019920019679A KR 920019679 A KR920019679 A KR 920019679A KR 950006982 B1 KR950006982 B1 KR 950006982B1
Authority
KR
South Korea
Prior art keywords
film
silicon film
silicon
thin
etched
Prior art date
Application number
KR1019920019679A
Other languages
English (en)
Other versions
KR940010316A (ko
Inventor
한진수
김재갑
정의삼
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920019679A priority Critical patent/KR950006982B1/ko
Priority to JP5286302A priority patent/JP2501541B2/ja
Publication of KR940010316A publication Critical patent/KR940010316A/ko
Priority to US08/424,579 priority patent/US5474951A/en
Application granted granted Critical
Publication of KR950006982B1 publication Critical patent/KR950006982B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Abstract

내용 없음.

Description

전하저장전극 제조방법
제1도는 본 발명의 제1실시예에 따른 전하저장전극 제조 공정도.
제2도는 본 발명의 제2실시예에 따른 전하저장전극 제조 공정도.
제3도는 본 발명의 제3실시예에 따른 전하저장전극 제조 공정도.
제4도는 본 발명의 제4실시예에 따른 전하저장전극 제조 공정도.
제5도는 본 발명의 제5실시예에 따른 전하저장전극 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연물질 2,2A,2B,4,4',4A',4T',4L',5,7,7',8,8T,8L,9 : 실리콘막
3,3T,3L,6,6T,6L : 산화막
본 발명은 고집적 반도체 캐패시터의 전하저장전극 제조방법에 관한 것으로, 특히 얇은 절연막을 사용하여 전하저장전극용 전도물질로 쓰이는 실리콘막의 구조를 변시켜 전하저장전극의 표면적을 극대화시키는 전하저장전극 제조방법에 관한 것이다.
일반적으로, 반도체 기억장치는 집적도의 증가에 따라 단위셀이 구성되는 면적이 감소하게 되므로 정보의 내용을 저장하는 캐패시터의 용량측면에서 한계에 도달하게 된다.
따라서 여러가지 적층형구조가 개발되었고, 이러한 적층형에서도 계속적인 집적도 증가에 따라 종래의 단층구조로는 캐패시터 용량이 한계에 도달하게 됨으로써 이에대한 해결책으로 다층구조를 갖는 캐패시터를 구성하여 캐패시턴스를 증대시켜 왔다.
그러나 다층구조를 사용함에 따라 제조공정이 복잡해지고 그에 다른 생산성이 저하등의 큰 문제점으로 남게 되었다.
본 발명은 이러한 제조공정의 복잡성을 줄이고 캐패시턴스를 증대시키기 위하여 자연산화막등의 얇은 절연막을 사용해 저장전극의 구조를 변화시켜 종래에 비해 같은 셀 면적내에서 저장전극의 표면적을 증대시키는 전하저항전극 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전하저장전극을 형성하고자하는 제1실리콘막을 경사진 요철구조를 갖는 제2실리콘막으로 형성하는 단계 ; 상기 제2실리콘막 상에 얇은 제1절연막을 형성하는 단계 ; 및 이방성 건식식각에 의해 상기 얇은 제1절연막과 제2실리콘막을 차례로 일정두께 식각하여 윗면 얇은 제1절연막이 측면 얇은 제1절연막보다 먼저 식각되고, 상기 윗면 얇은 제1절연막이 식각된 후 제2실리콘막 식각시에는 완전히 식각되지 않고 남아있는 측면의 얇은 제1절연막이 식각 장벽으로 작용하여 상기 제2실리콘막의 중앙부위에 비해 측면은 덜 식각되어 수직구조의 제3실리콘막을 형성하는 단계로 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제5도를 참조하여 본 발명을 상세히 설명하면, 도면에서 1은 절연물질, 2, 2A, 2B, 4, 4', 4A', 4T', 4L',5, 7, 7', 8, 8T, 8L, 9는 실리콘막, 3, 3T, 3L, 6, 6T, 6L은 얇은 산화막을 각각 나타낸다.
먼저, 본 발명의 제1실시예를 제1a도 내지 제1c도를 통하여 상세히 설명하면 다음과 같다.
제1a도와 같이 절연물질(1)상부에 실리콘막(2)을 형성한다. 이어서, 제1d도와 같이 상기 제1a도의 실리콘막(2)을 경사지게 식각하여 요철구조를 갖는 실리콘막(2A)을 형성한후 질화막 또는 얇은 산화막(3)을 형성한다.
또한, 도면에서 도시되어 있지는 않지만 실리콘막(2A)상에 자연산화막을 형성하여도 된다.
계속해서, 제1c도 처럼 실리콘막과 산화막의 식각 선택비가 10 : 1 정도되는 이방성 건식식각에 의해 상기 얇은 산화막(3)과 실리콘막(2A)을 일정두께 식각하여 수직구조의 실리콘막(2B)을 형성하는데, 상기 제1b도에서 요철구조를 갖는 실리콘막(2A) 윗면의 얇은 산화막(3T)은 실리콘막(2A) 측면의 얇은 산화막(3L)보다 식각할 수직두께가 얇으므로, 건식식각시 실리콘막(2A) 윗면의 얇은 산화막(3T)은 측면의 얇은 산화막(3L)보다 먼저 식각되어 제거되고, 상기 윗면의 얇은 산화막(3T)이 식각된 후에도 실리콘막(2A) 측면의 식각되지 않은 얇은 산화막(3L)이 존재하게 된다.
따라서, 산화막과 실리콘의 식각선택비의 차이에 의해 제1b도의 실리콘막(2A)이 식각될 때 중앙부위는 상당히 많은 양이 식각되나 측면은 완전히 식각되지 않고 남아 제1c도에서 처럼 수직구조가 형성된 실리콘막(2B)이 형성되어 표면적이 증가하게 됨을 알 수 있다.
그리고 제2도에 도시된 본 발명의 제2실시예는 상기의 제1b도 이후 실리콘막과 산화막의 식각 선택비가 10 : 1 이상되는 이방성 건식식각에 의해 상기 제1b도의 실리콘막(2A)을 상기 절연물질(1)이 노출될 때까지 식각하여 분리되어지는 수직구조의 실리콘막(2B')을 형성한 후, 웨이퍼 전체구조 상부에 하여 실리콘막(4)을 증착하여 상기 분리된 실리콘막(2B')을 전기적으로 연결한 상태를 나타내고 있는 것으로, 실리콘의 구조가 상기 제1실시예와 같이 수직구조를 갖게 되어 실리콘막의 표면적이 증가되는 것을 알 수 있다.
또한, 제3도를 통하여 본 발명에 따른 제3실시예에의 제조방법을 설명하면 다음과 같다.
먼저, 제3a도와 같이 제1실시예와 동일하게 절연물질(1)상부에 실리콘막(2)을 형성한다.
실리콘의 표면적을 증가시키기 위하여 제3b도와 같이 상기 제3a도의 실리콘막(2)을 경사지게 식각하여 요철구조를 갖는 실리콘(2A)을 형성한 후에 산화막 또는 질화막으로 이루어진 얇은 산화막(3)을 형성하거나, 상기 실리콘막(2A)상에 자연 산화막을 형성한다.
이어서, 제3c도 처럼 상기 얇은 산화막(3)위에 실리콘막(8)을 형성한다.
그리고, 실리콘막과 산화막의 식각 선택비 10 : 1 정도되는 이방성건식식각에 의해 상기 제3c도의 실리콘막(8), 얇은 산화막(3), 실리콘막(2A)을 차례로 식각하여 상기 제1c도에서와 동일한 수직구조의 실리콘막(2B)을 제3d도와 같이 형성한다.
이때 상기 제3c도에서 경사진 요철구조를 갖는 실리콘막(2A)위면의 실리콘막(8T) 및 얇은 산화막(3T)은 실리콘막(2A) 측면 실리콘막(8L) 및 얇은 산화막(3L)보다 식각할 수직두께가 얇으므로 건식식각시 실리콘막(2A) 윗면의 실리콘막(8T) 및 얇은 산화막(3T)은 실리콘막(2A)의 측면에 형성되어 있는 실리콘막(8L) 및 얇은 산화막(3L)보다 먼저 식각되어 제거되고, 실리콘막(2A) 위면의 실리콘막(8T) 및 얇은 산화막(3T)이 식각된 후에도 실리콘막(2A)측면의 식각되지 않은 측면 실리콘막(8L) 및 얇은 산화막(3L)은 완전히 제거되지 않고 일부 남아있게 된다.
따라서, 산화막과 실리콘이 식각선택비의 차이에 의해 실리콘막(2A)의 중앙부위는 식각되나 측면은 완전히 식각되지 않고 남아 도면에서 처럼 수직구조의 실리콘막(2B)이 형성되게 된다.
그리고 제4도는 본 발명의 제4실시예에 따라 형성된 수직 구조를 갖는 실리콘막의 단면도로서, 상기 제3c도 이후 실리콘막과 산화막의 식각 선택비가 10 : 1이상되는 이방성 건식식각에 의해 상기 절연물질(1)이 노출될때까지 제2실리콘막(2A)을 완전히 식각하여 분리된 수직구조의 실리콘막(2B')를 형성한 후, 웨이퍼 구조 전체상부에 실리콘막(5)을 형성하여 상기 분리된 실리콘막(2B')을 전기적으로 연결한 상태를 보여주고 있다.
본 발명의 제5실시예에 따른 제조과정을 제5a도 내지 제5e도를 통하여 상세히 설명하면 다음과 같다.
제5a도는 절연물질(1) 상부에 실리콘막(2)을 형성한 상태의 단면도이다.
상기 제5a도와 같이 절연막(1)상에 표면적의 증대를 위한 실리콘막(2)을 형성하고, 제5b도와 같이 상기실리콘막(2)을 경사지게 식각하여 요철구조를 갖는 실리콘막(2A)을 형성하고 실리콘막(2A)상에 자연산화막(3)을 형성한다.
이어서, 제5c도와 같이 상기 얇은 자연산화막(3)위에 상기 제3실시예의 실리콘막(8)보다는 두꺼운 실리콘막(4')을 증착한 후 그 상부에 산화막으로 이루어진 얇은 절연막(6)을 다시 증착한다. 실리콘막(2A)이 요철구조를 갖으므로 그 위에 증착된 실리콘막(4') 역시 요철구조를 이루는 형태의 단면도이다.
계속해서, 제5d도 처럼, 실리콘막과 산화막의 식각 선택비가 10 : 1 정도되는 이방성 건식식각에 의해 얇은 절연막(6) 및 실리콘막(4')을 얇은 자연산화막(3)이 노출되도록 일정두께를 차례로 식각하여 수직구조의 실리콘막(4A')을 형성한다. 이때 요철구조를 갖는 윗면 얇은 절연막(6T) 및 위면 실리콘막(4T')은 측면 얇은 산화막(6L) 및 측면 실리콘막(4L')보다 식각할 수직두께가 얇고 또한 절연막과 실리콘의 식각선택비 차이에 의해 건식식각시 윗면 얇은절연막(6T) 및 윗면 실리콘막(4T')은 측면 얇은 절연막(6L) 및 측면 실리콘막(4L')보다 먼저 식각되어 수직구조의 실리콘막(4A')이 형성됨을 보여주고 있다.
끝으로, 제5e도와 같이 자연산화막(3) 및 요철구조의 실리콘막(2A)을 실리콘막과 산화막의 식각 선택비가 10 : 1 내지 40 : 1 되는 이방성 건식식각에 의해 계속하여 일정두께 식각함으로써 실리콘막(2A)과 실리콘막(4A')에 의해 각각 이루어지는 이중 수직 구조의 실리콘막(7,7')이 각각 분리되게 형성한다. 그리고 각각이 분리된 이중수직구조 실리콘막(7,7')을 전기적으로 연결하기 위하여 실리콘막(9)을 증착함으로써 표면적이 증가된 실리콘막층을 형성하게 된다.
상기와 같은 이루어지는 본 발명의 전하저장전극용 전도물질인 실리콘막이 구조를 수직구조로 변형시키므로써 종래에 사용하였던 전하저장전극에 비해 표면적을 증대시키고, 전하저장전극의 축적 용량을 증대시키는 효과가 있다.

Claims (7)

  1. 넓은 표면적을 갖는 전하저장전극 제조방법에 있어서, 전하저장전극을 형성하고자 하는 제1실리콘막(2)을 경사진 요철구조를 갖는 제2실리콘막(2A)으로 형성하는 단계; 상기 제2실리콘막(2A)상에 얇은 제1절연막(3)을 형성하는 단계 ; 및 이방성 건식식각에 의해 상기 얇은 제1절연막(3)과 제2실리콘막(2A)을 차례로 일정두께 식각하여 윗면 얇은 제1절연막(3T)이 측면 얇은 제1절연막(3L)보다 먼저 식각되고, 상기 윗면 얇은 제1절연막(3T)이 식각된 후 제2실리콘막(2A) 식각시에는 완전히 식각되지 않고 남아있는 측면의 얇은 제1절연막(3L)이 식각 장벽으로 작용하여 상기 제2실리콘막(2A)의 중앙부위에 비해 측면은 덜 식각되어 수직구조의 제3실리콘막(2B)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 제조방법.
  2. 제1항에 있어서, 상기 얇은 제1절연막(3)의 상부에 제4실리콘막(8)을 증착하는 단계를 더 포함하고 있는 것을 특징으로 하는 전하저장전극 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 얇은 제1절연막(3)은 산화막 또는 질화막인 것을 특징으로 하는 전하저장전극 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 실리콘막과 산화막의 식각은 식각 선택비가 10 : 1 이상되는 이방성 건식식각인 것을 특징으로 하는 전하저장전극 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 이방성 건식식각은 제3실리콘막(3B)이 분리되어 수직구조의 제3실리콘막(2B')이 형성될때까지 계속 수행하여 분리하고 제5실리콘막(4)을 증착하여 분리된 상기 제3실리콘막(2B')이 전기적으로 연결되도록 하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 제조방법.
  6. 제1항에 있어서, 상기 얇은 제1절여막(3)은 상기 제2실리콘막(2A)상에 형성되는 자연산화막으로 형성하되 상기 자연산화막 상부에 일정두께를 갖는 제6실리콘막(4')과 얇은 제2절연막(6)을 차례로 형성하는 단계와 ; 상기 절연막(6) 및 자연산화막(2)과 실리콘막(2A,4')의 식각률 차이를 이용하여 상기 실리콘막(2A,4')이 각각 분리된 제7실리콘막(7,7')이 형성되도록 식각하는 단계와 ; 분리된 제7실리콘막(7,7')을 전기적으로 연결하는 제8실리콘막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 제조방법.
  7. 제6항에 있어서, 상기 제2절연막(6)은 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 전하저장전극 제조방법.
KR1019920019679A 1992-10-24 1992-10-24 전하저장전극 제조방법 KR950006982B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019920019679A KR950006982B1 (ko) 1992-10-24 1992-10-24 전하저장전극 제조방법
JP5286302A JP2501541B2 (ja) 1992-10-24 1993-10-22 電荷貯蔵電極を製造する方法
US08/424,579 US5474951A (en) 1992-10-24 1995-04-17 Method for making a charge storage electrode for a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920019679A KR950006982B1 (ko) 1992-10-24 1992-10-24 전하저장전극 제조방법

Publications (2)

Publication Number Publication Date
KR940010316A KR940010316A (ko) 1994-05-26
KR950006982B1 true KR950006982B1 (ko) 1995-06-26

Family

ID=19341716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920019679A KR950006982B1 (ko) 1992-10-24 1992-10-24 전하저장전극 제조방법

Country Status (3)

Country Link
US (1) US5474951A (ko)
JP (1) JP2501541B2 (ko)
KR (1) KR950006982B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773341A (en) 1996-01-18 1998-06-30 Micron Technology, Inc. Method of making capacitor and conductive line constructions
KR100260486B1 (ko) * 1997-06-30 2000-08-01 김영환 반도체장치의전하저장전극형성방법
EP1039525A4 (en) * 1997-11-10 2002-02-06 Hitachi Ltd DIELECTRIC ELEMENT AND METHOD OF MANUFACTURE
JP3415478B2 (ja) * 1999-04-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6284551B1 (en) * 1999-06-14 2001-09-04 Hyundai Electronics Industries Co., Ltd. Capacitor and method for fabricating the same
TW442961B (en) * 1999-10-08 2001-06-23 Taiwan Semiconductor Mfg Manufacturing method of double-recess crown capacitor of DRAM

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943719A (en) * 1989-01-17 1990-07-24 The Board Of Trustees Of The Leland Stanford University Microminiature cantilever stylus
US5219780A (en) * 1991-03-14 1993-06-15 Gold Star Electron Co., Ltd. Method for fabricating a semiconductor memory cell

Also Published As

Publication number Publication date
JP2501541B2 (ja) 1996-05-29
US5474951A (en) 1995-12-12
JPH06216317A (ja) 1994-08-05
KR940010316A (ko) 1994-05-26

Similar Documents

Publication Publication Date Title
US5962885A (en) Method of forming a capacitor and a capacitor construction
KR0154161B1 (ko) 반도체소자의 캐패시터 제조방법
JP3222944B2 (ja) Ｄｒａｍセルのキャパシタの製造方法
US4954927A (en) Double capacitor and manufacturing method thereof
KR950006982B1 (ko) 전하저장전극 제조방법
US6781183B2 (en) Capacitor structure and method for fabricating the same
JP2712926B2 (ja) 半導体記憶装置の製造方法
KR950000655B1 (ko) 반도체 소자의 전하저장전극 제조방법
KR0147660B1 (ko) 반도체방치의 커패시터 제조방법
KR930011125B1 (ko) 반도체 메모리장치
KR0172285B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR0130439B1 (ko) 반도체 기억 소자의 전하저장전극 형성 방법
KR100204018B1 (ko) 반도체 소자의 전하저장전극 형성방법
KR0135697B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH0653434A (ja) 絶縁ポリシリコン・ラインド・キャビィティを製造する半導体加工法、及びキャパシタを作る方法
KR940009617B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
KR920000384B1 (ko) 반도체 기억장치의 제조방법 및 그 소자
KR960013644B1 (ko) 캐패시터 제조방법
KR0164152B1 (ko) 반도체소자의 캐패시터의 제조방법
KR910007114B1 (ko) 반도체 기억장치의 제조방법 및 그 소자
KR960005254B1 (ko) 반도체 메모리 장치의 캐패시터 형성방법
KR100204019B1 (ko) 반도체 소자의 전하 저장 전극 형성 방법
KR100218308B1 (ko) 고집적 반도체장치의 커패시터 제조방법
KR950006732B1 (ko) 자연산화막과 식각장벽막을 이용한 굴곡 표면을 갖는 실리콘막 제조방법
KR940009620B1 (ko) 반도체 셀의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee