KR0130439B1 - 반도체 기억 소자의 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 식각 선택기가 서로 다른 절연막을 사용하여 실린더 모양의 전하저장전극 중심에 요철을 가진 기둥을 형성함으로써 전자저장전극의 표면적을 증대시켜 반도체 소자의 고집적화에 대응하는 캐패시터 용량을 확보할 수 있으며, 공정이 단순하여 공정마진을 확보함으로써 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.

Description

반도체 기억 소자의 저하저장전극 형성 방법

제1a도 내지 제1f도는 본 발명에 따른 반도체 기억소자의 전하저장전극 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 산화막 2 : 고온 산화막

3, 10, 11 : 폴리실리콘막 4, 6, 8 : 불순밀이 주입되지 않은 산호막

5, 7, 9 : 불순물이 주입된 산화막

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 반도체 기억소자의 전하 저장전극 형성 방법에 관한 것이다.

반도체 기억소자가 고집적화 됨에 따라서 이에 대응하는 캐패시터 용량 확보 문제를 해결하기 위하여 3차원적 캐패시터를 형성하는 제조 기술이 많이 연구되고 있으며, 전하저장전극을 실린더형으로 제가하여 표면적을 증대시키는 기술이 그 대표적인 예이다. 그러나, 64M급 이상의 고집적 소자에서는 단순한 실린더형 전하저장전극 만으로 충분한 전하저장전극 표면적을 얻기 어려운 문제점이 있다.

따라서, 본 발명은 표면적을 극대화할 수 있는 전하저장전극 형성 방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 반도체 기억 소자의 전하저장전극 형성 방법에 있어서, 반도체 기억소자의 전하저장전극 형성 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계; 상기 제1절연막을 식각하여 반도체 기판 표면의 소정 부위를 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 내부 및 제1절연막상에 제1전도막을 형성하는 단계; 상기 제1전도막 상에 불순물이 도핑되지 않은 산화막과 불순물이 도핑된 산화막을 각각 적어도 한 번 형성하여 적층 산화막을 형성하는 단계; 상기 불순물이 도핑된 산화막과 불순물이 도핑되지 않은 산화막에 대한 식각선택비를 갖는 식각 용액으로 상기 적층 산화막을 선택적으로 제거하여 측벽에 요철을 갖는 홀을 상기 적층 산화막 내에 형성하는 단계; 전체 구조 상부에 제2전도막을 형성하고 상기 적층 산화막 표면의 노출될 때까지 에치백하는 단계; 상기 적층 산화막을 건식 경사 식각하여 상기 제2전도막 측벽에 위쪽은 경사를 갖고 아래쪽은 수직에 가까운 제1스페이서를 형성하는 단계; 전체 구조 상부에 제3전도막을 형성하고 전멱 식각하여 제2스페이서를 형성하는 단계; 상기 제1스페이서를 제거하는 단계를 포함하여 이루어진다.

제1a도 내지 제1f도는 본 발명의 일실시예에 따른 캐패시터의 전하저장전극 형성 공정 단면도이다. 이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 캐패시터의 전하저장전극 형성 방법을 설명한다.

먼저, 제1a도에 도시한 바와 같이 트랜지스터를 포함한 소정의 하부 구조가 형성된 반도체 기판 상에 제1산화막(1)을 형성하여 표면을 평탄화한 후, 고온 산화막 형성 방법으로 제1산화막(1) 상에 제1산화막 보다 식각선택비가 큰 제2산화막(2)을 형성한다. 이어서, 제1산화막 및 제2산화막을 선택적으로 식각하여 전하저장전극용 제1폴리실리콘막(3)을 반도체 기판의 예정된 부위에 콘택시킨다.

다음으로, 제1b도에 도시된 바와 같이 불순물이 도핑된 산화막(4, 6, 8)과 불순물이 도핑되지 않은 산화막(5, 7, 9)을 번갈아 가며 다수번 증착한다. 이 때, 최상부층 산화막(9)을 제1폴리실리콘막(3)보다 두배 정도 두껍게 형성한다.

이어서, 전하저장전극 콘택 마스크를 이용하여 최상부층 산화막(9)의 일부를 노출하는 식각 방지막 형성하고, NH₄F와 HF의 혼합 용액으로 이루어지는 BOE(buffered oxide etchant) 또는 HF 용액을 사용하여 습식 식각을 실시하여 상기 제1실리콘막(3)의 표면을 노출한다. 상기 습식 식각 과정에서 불순물이 도핑된 산화막(5, 7, 9)은 불순물이 도핑되지 않은 산화막보다 더 빨리 식각되어 제1c도에 도시된 바와 같이 측벽에 요철을 갖는 홀이 형성된다.

이어서, 제1d도와 같이 제2폴리실리콘막(10)을 증착한 후 다시 최상부 산화막(9)의 표면이 노출될 때까지 에치백하여 측벽에 요철을 갖는 홀 내부에 제2폴리실리콘막(10)에 남도록 한다.

이어서, 제1e도에 도시된 바와 같이 상기 산화막들(9, 8, 7, 6, 5, 4)을 통상의 건식 경사 식각 방법으로 식각하여 제1스페이서를 형성하는데, 식각시 중합체(polymer)를 많이 발생할 수 있도록 건식 식각 가스를 적절하게 선택하여 위쪽은 경사를 갖고 아래쪽은 거의 수직에 가까운 스페이서를 형성한다. 상기와 같은 스페이서 형태는 건식 식각 초기에 최상부의 산화막(9) 식각에서 발생하는 식각 부산물인 중합체가 하부 산화막(8, 7, 6, 5, 4)의 식각을 방지하므로써 이루어지며, 이러한 경사 식각은 메모리 소자의 콘택홀 형성에 통상적으로 사용되는 방법이다.

이어서, 상기 산화막 식각으로 노출된 제1폴리실리콘막(3)을 식각한다. 이 때 제2폴리실리콘막(10)의 표면 일부도 식각된다.

계속해서, 제1f도와 같이 전체구조 상부 제3폴리실리콘막을 증착한 후 진면에치백하여 제3폴리실리콘막(11)이 상기 제1스페이서 외측벽을 따라 형성된 제2스페이서 형태로 남도록한 후, 평탄화를 위하여 형성된 제1산화막(1)을 제외한 산화막들(9, 8, 7, 6, 5, 4, 2)을 제거하여 실린더형의 전하저장전극 중심부에 요철을 가진 기둥을 형성한다.

이후, 노출된 폴리실리콘막 표면에 유전막을 형성하고, 계속해서 플레이트 전극을 형성하면 최종적인 캐패시터가 완성된다.

이상, 상기 설명과 같이 이루어지는 본 발명은 캐패시터의 전하저장전극 중심에 요철을 가진 기둥을 형성함으로써 전하저장전극의 표면적을 증대시켜 캐패시터 용량을 증가시킬 수 있으며, 공정이 단순하여 공정마진을 확보함으로써 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.

Claims (5)

1. 반도체 기억소자의 전하저장전극 형성 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계; 상기 제1절연막을 식각하여 반도체 기판 표면의 소정 부위를 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 내부 및 제1절연막 상에 제1전도막을 형성하는 단계; 상기 제1전도막 상에 불순물이 도핑되지 않은 산화막과 불순물이 도핑된 산화막을 각각 적어도 한 번 형성하여 적층 산화막을 형성하는 단계; 상기 불순물이 도핑된 산화막과 불순물이 도핑되지 않은 산화막에 대한 식각선택비를 갖는 식각 용액으로 상기 적층 산화막을 선택적으로 제거하여 측벽에 요철을 갖는 홀을 상기 적층 산화막 내에 형성하는 단계; 전체 구조 상부에 제2전도막을 형성하고 상기 적층 산화막 표면의 노출될 때까지 에치백하는 단계; 상기 적층 산화막을 건식 경사 식각하여 상기 제2전도막 측벽에 위쪽은 경사를 갖고 아래쪽은 수직에 가까운 제1스페이서를 형성하는 단계; 전체 구조 상부에 제3전도막을 형성하고 전멱 식각하여 제2스페이서를 형성하는 단계; 상기 제1스페이서를 제거하는 단계를 포함하여 이루어지는 반도체 기억소자의 전하저장전극 형성 방법.
2. 제1항에 있어서, 상기 식각 용액을 NH₄과 HF의 혼합 용액, HF 용액 중 어느 하나로 사용하는 반도체 기억소자의 전하저장전극 형성 방법.
3. 제1항 또는 제2항에 있어서, 상기 불순물이 도핑되지 않은 산화막과 불순물이 도핑된 산화막을 번갈아가며 다수번 형성하는 반도체 기억소자의 전하저장전극 형성 방법.
4. 제1항에 있어서, 상기 절연막을 형성하는 단계 후, 상기 제1스페이서 제거시 동시에 제거될 수 있는 막을 상기 절연막 상에 형성하는 단계를 더 포함하는 반도체 기억소자의 전하저장전극 형성 방법.
5. 제1항에 있어서, 상기 적층 산화막을 선택적으로 식각하는 단계에서, 콘택 후 형성 마스크를 이용하여 식각 방지막을 형성하는 반도체 기억소자의 전하저장전극 형성 방법.