KR100250683B1 - 반도체 메모리소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 제조공정을 단순화 하면서도 제한된 면적에서 전하저장전극의 유효표면적을 증대시켜 초고집적 반도체 소자의 제작이 가능하도록 하는 캐패시터 제조방법을 제공하는 것으로, 도핑된 산화막과 비도핑 산화막의 식각 선택비를 이용하여 미로형 전하저장전극을 형성함으로써 전하저장전극의 유효표면적을 크게 증대시켜 고집적 반도체 소자의 제작을 가능하게 하는 효과가 있다.

Description

반도체메모리소자의 캐패시터 제조방법

제1a도 내지 제1f도는 본 발명의 일실시예에 따른 미로형 전하저장전극 형성 공정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

11, 111, 1111, 11111 : 비도핑 산화막

17 : 반구형 폴리실리콘막 22, 222, 2222 : 도핑 산화막

30, 300, 3000, 3000' : 폴리실리콘막

본 발명은 반도체메모리소자의 캐패시터 제조방법에 관한 것으로, 특히 그 표면적이 증대되어 큰 캐패시턴스를 갖는 캐패시터 제조방법에 관한 것이다.

디램(DRAM)을 비롯한 반도체 소자가 고적접화 되어감에 따라 셀 면적은 급격하게 축소되나 소자의 동작을 위해서는 단위 셀 당 일정량 이상의 캐패시턴스를 확보해야 하는 어려움이 있다.

이에 따라 셀에서 필요로 하는 캐패시턴스를 그대로 유지하면 그 캐패시터가 차지하는 칩상의 면적을 최소화하기 위해, 고도의 공정 기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결 과제가 되고 있다.

이러한 노력의 일환으로는 캐패시터 구조의 유효 표면적을 늘리거나 고유전 박막을 사용하는 방법이 있는데, 고유전 박막의 개발은 아직 소자에 적용할 단계에 있지 못해 캐패시터의 용량을 확보하기 위해서는 캐패시터 하부전극인 전하저장전극의 유효표면적을 늘리는 쪽으로 많은 연구개발 되어져 왔다.

그러나 단차(topology)를 높이지 않으면 유효표면적을 증대시킨 캐패시터를 개발하는데는 제조공정상 많은 어려움이 따른다.

따라서 상기와 같은 문제점을 해결하기 위해 본 발명은 제조공정을 단순화 하면서도 제한된 면적에서 전하저장전극의 유효표면적을 증대시켜 초고집적 반도체 소자의 제작이 가능하도록 하는 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터 제조방법은, 소정의 하부구조를 갖는 기판 상에 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상부에 도핑된 산화막과 비도핑된 산화막을 교대로 박복 적층하는 단계; 최상부의 상기 산화막 상에 반구형 폴리실리콘막을 형성하는 단계; 상기 반구형 폴리실리콘막을 마스크로하여 상기 도핑된 산화막과 비도핑된 산화막을 선택적으로 식각하여 상기 도핑된 산화막과 비도핑된 산화막으로 이루어진 다수의 기둥을 형성하는 단계; 상기 다수의 기둥을 이루고 있는 도핑된 산화막을 일부식각하여 상기 기둥의 측벽에 요철을 형성하는 단계; 전체구조 상부에 제2전도막을 형성하여 적어도 상기 기둥의 요철부를 매립하는 단계; 및 상기 기둥이 드러나도록 전면식각하고, 상기 기둥을 이루는 도핑된 산화막과 비도핑된 산화막을 식각하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 도핑된 산화막과 도핑되지 않은 산화막의 습식식각 선택비를 이용하여 미로형 기둥에 요철을 주어 전하저장전극의 표면적을 증대시키는 기술이다.

그러면, 상기 기술을 구현하는 공정방법을 도면 제1a도 내지 제1f도를 통하여 구체적으로 살펴본다.

먼저, 제1a도는 반도체기판(1) 상에 소자간의 분리를 위한 필드산화막(2)을 형성하고, 그 측벽에 스페이서(4)를 갖는 게이트전극(3) 및 소스/드레인(5)을 형성하여 통상의 MOSFET를 형성한 후, 평탄화된 층간절연막(6)과 질화막(7)을 형성한 다음, 층간절연막(6)과 질화막(7)을 선택식각하여 전하저장전극 콘택홀을 형성하고, 전하저장전극용 제1폴리실리콘막(30)을 형성한 상태이다.

이하, 본 도면에서는 편의상 상기 제1폴리실리콘막(30)의 상부구조만을 도시한다.

이어서, 제1b도와 같이, 상기 제1폴리실리콘막(30) 상부에 비도핑 산화막(11, 111, 1111, 11111)과 도핑 산화막(22, 222, 2222)을 교대로 반복하여 다수번 적층한 후, 최상부의 상기 비도핑 산화막(11111) 상에 반구형 폴리실리콘막(17)을 형성한다. 상기 도핑 산화막(11, 111, 1111, 11111)으로는 PSG, BPSG, BSG막 등이, 비도핑 산화막(22, 222, 2222)으로는 TEOS, HTO, MTO, LTO막 등이 사용 가능하다.

이어서, 제1c도와 같이 상기 반구형 폴리실리콘막(17)을 마스크로 이용하여 적층되어 있는 비도핑 및 도핑 산화막(11111, 2222, 1111, 222, 111, 22, 11)을 건식 식각하여 다수의 기둥을 형성한 다음, 습식 식각법으로 상기 도핑된 산화막(2222, 222, 22)의 일부를 식각하여 상기 기둥의 측벽에 요철을 형성한다.

이어서, 제1d도와 같이 전체표면에 제2폴리실리콘막(300)을 형성하여 미로형 산화막 기둥의 표면을 따라 제2폴리실리콘막(300)이 채워지도록 한다.

이어서, 제1e도와 같이 전하저장전극용 마스크를 이용한 리소그래피 공정에 의해 상기 제2폴리실리콘막(300), 반구형 폴리실리콘막(17), 및 적층된 산화막(11111, 2222, 1111, 222, 111, 22, 11)들을 식각한 후, 제3폴리실리콘막(3000)을 전체 표면에 형성한다.

끝으로, 제1f도에서와 같이 상기 반구형 폴리실리콘막(17)이 제거될때까지 전면식각하여 반구형 폴리실리콘막(17) 하부의 상기 비도핑 산화막(11111)이 드러나게 한 다음, 도핑 산화막과 비도핑 산화막을 습식 식각법으로 제거한다. 이때 상기 제3폴리실리콘막(3000), 제2폴리실리콘막(300)은 산화막의 측면에서 스페이서를 형성한다. 이로써 측면이 요철진 미로형 폴리실리콘막 기둥이 형성되고, 미로형 폴리실리콘막 기둥들 외곽에 울타리 모양의 제3폴리실리콘막(3000')이 있는 전하저장전극이 형성된다.

본 실시예에서 질화막(7)은 도핑 및 비도핑 산화막 기둥의 습식식각시 식각장벽 역할을 하여 층간절연막(6)이 식각되는 것을 방지하며, 이후에 질화막(7)을 식각해버리면, 전하저장전극의 하부가 드러나게되어 표면적도 더욱 넓어진다.

상기와 같이 이루어지는 본 발명은 도핑된 산화막과 비도핑 산화막의 식각 선택비를 이용하여 미로형 전하저장전극을 형성함으로써 전하저장전극의 유효표면적을 크게 증대시켜 고집적 반도체 소자의 제작을 가능하게 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (5)

1. 소정의 하부구조를 갖는 기판 상에 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상부에 도핑된 산화막과 비도핑 산화막을 교대로 반복 적층하는 단계; 최상부의 상기 산화막 상에 반구형 폴리실리콘막을 형성하는 단계; 상기 반구형 폴리실리콘막을 마스크로하여 상기 도핑된 산화막과 비도핑 산화막을 선택적으로 식각하여 상기 도핑된 산화막과 비도핑 산화막으로 이루어진 다수의 기둥을 형성하는 단계; 상기 다수의 기둥을 이루고 있는 도핑된 산화막을 일부 식각하여 상기 기둥의 측벽에 요철을 형성하는 단계; 전체구조 상부에 제2전도막을 형성하여 적어도 상기 기둥의 요철부를 매립하는 단계; 및 상기 기둥이 드러나도록 전면식각하고, 상기 기둥을 이루는 도핑된 산화막과 비도핑 산화막을 식각하는 단계를 포함하여 이루어지는 캐패시터 제조 방법.
2. 제1항에 있어서, 상기 도핑된 산화막은 PSG, BPSG, BSG막 중 어느 하나로 이루어지는 캐패시터 제조방법.
3. 제1항에 있어서, 상기 비도핑된 산화막은 TEOS, HTO, MTO, LTO막 중 어느 하나로 이루어지는 캐패시터 제조방법.
4. 제1항에 있어서, 상기 기둥을 형성하기 위한 상기 도핑된 산화막과 상기 비도핑 산화막의 식각은 건식식각으로 이루어지고, 상기 기둥의 측벽에 요철부를 형성하기 위한 상기 도핑된 산화막의 식각은 습식식각으로 이루어지는 캐패시터 제조 방법.
5. 제1항 내지 제3항중 어느한 항에 있어서, 상기 제1 및 제2전도막은 폴리실리콘막인 캐패시터 제조 방법.