KR970000976B1 - 스택 캐패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

스택 캐패시터 제조방법

제1도는 본 발명에 의해 제조되는 디램셀의 레이아웃도.

제2a도 내지 제2f도는 본 발명의 실시예에 의해 캐패티 구조를 갖는 스택 캐패시터 제조 단계를 제1도의 Ⅰ-Ⅰ를 따라 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 소자분리 산화막

3 : 게이트 산화막 4 : 워드라인

5 : 소오드/드레인 7 : 얇은 산화막

8 : 제1절연층 9 : 제2절연층

10 : 제3절연층 11 : 제1도전층

12a : 제4절연층 13 : 제2도전층

14 : 제5절연층 15 : 제3도전층

17 : 캐패시터 유전체막 18 : 플레이트 전극용 도전층

20 : 저장전극 30,32,34,36 : 감광막패턴

50 : 워드라인 60 : 액티브영역

70 : 저장전극 80 : 저장전극콘택

90 : 버퍼영역

본 발명은 고집적 반도체 소자인 디램셀(DRAM Cell)의 스택 캐패시터 제조방법에 관한 것으로,특히 작은 면적에서 큰 용량의 캐패시터를 얻기 위해 캐패티 구조를 갖는 스택 캐패시터 제조방법에 관한 것이다.

디램소자의 집적도가 높아짐에 따라 유닛(Unit)셀당 사용할 수 있는 캐패시터 면적이 줄어들어 셀 동작에 필요한 캐패시터 용량을 확보하기 위하여 3차원 구조의 캐패시터가 고안되었으나 단순한 모양으로 형성할 경우는 충분한 캐패시터의 유효면적 확보를 위해 캐패시터 구조가 높아야 하는 문제점이 있다.

따라서 본발명은 별도의 추가 마스크를 사용하지 않으며 표면적은 더욱 증대시킬 수 있는 스택 캐패시터 제조방법을 제공하는데 그 목적이 있다.

본발명에 의하면 디램셀의 스택 캐패시터 제조방법에 있어서, 실리콘 기판에 워드라인을 형성하고. 그 상부에 얇은 산화막을 형성하고, 그 상부에 평탄화용 제1절연층, 제2 절연층 및 제3절연층을 적층하는 공정과, 제3절연층 상부에 저장전극 콘택마스크용 제1감광학 패턴을 형성하고, 콘택영역의 제3, 제2, 제1절연층과 얇은 산화막을 순차적으로 건식식각하여 콘택홀을 형성하는 공정과, 상기 제1감광막패턴을 제거한 후, 저장전극용 제1도전층, 제4절연층, 저장전극용 제2도전층 및 제5절연층을 순차적으로 적층한 후, 그 상부에 저장전극 콘택마스크용 제2감광막패턴을 형성하는 공정과, 노출된 콘택영역의 제5절연층 및 제2도전층을 건식식각하여 홈을 형성하고, 제2감광막패턴을 제거하는 공정과, 제5절연층을 포함하는 전체구조 상부에 버퍼영역 마스크용 제3감광막패턴을 형성하고 노출된 지역의 제5절연층, 제2도전층, 제4절연층을 순차적으로 건식식각하여 패턴을 형성하는 공정과, 제3감광막패턴을 제거하고, 전체구조 상부에 저장전극용 제3도전층을 증착하고, 그 상부에 저장전극 마스크용 제4감광막패턴을 형성한 후, 노출된 지역의 제3도전층과 제1도전층을 건식식각하여 제1,제2,제3도전층이 전기적으로 접속된 저장전극 패턴을 형성하는 공정과 제4감광막패턴을 제거한 후, 제2절연층을 식각정지층으로 한 습식식각으로 제5, 제4, 제3절연층을 제거하여 저장전극 내부에 상부 및 하부 캐패티를 형성하고, 저장전극 저부면을 노출시키는 공정과, 저장전극의 외부표면과 캐패시터 내부표면에 캐패시터 유전체막을 형성하고, 그 상부에 플레이트 전극용 도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명에 의한 디램셀의 주요부분을 도시한 레이아웃으로서, 액티브영역(60)이 횡방향으로 배치되고, 워드라인(50)이 종방향으로 다수개 배치되고, 저장전극(70)이 액티브영역(60)의 일정부분과 겹치게 배치되고, 저장전극 콘택(80)이 저장전극(70)내에 배치되고, 워드라인(50)과 이웃하는 워드라인(50)에 걸쳐서 종방향으로 버퍼영역(90)이 배치됨을 도시한 레이아웃도이다.

제2a도 내지 제2g도는 본 발명의 실시예에 의해 디램셀의 스택 캐패시터를 제조하는 단계를 제1도의 Ⅰ-Ⅰ를 따라 도시한 단면도 이다.

제2a도는 실리콘기판(1) 상부에 소자분리 산화막(2)을 형성하고 실리콘(1) 기판 상부에 게이트 산화막(3)을 형성하고, 워드라인(4)을 예정된 지역에 형성하고, 액티브 영역의 노출된 실리콘기판(1)에 소오스/드레인(5)을 형성하고, 워드라인(4)을 포함하는 전체구조 상부에 얇은 산화막을(7)을 형성하고, 그 상부에 평탄화용 제1절연층(8), 제2절연층(9) 및 제3절연층(10)을 적층시킨다음, 그 상부에 저장전극 콘택마스크용 제1감광막패턴(30)을 형성한 상태의 단면도로서, 상기 평탄화용 제1절연층(8)은 BPS G(Boro Phospo Silica Glass)층으로, 제2절연층(9)은 HTO(High Temperature Oxide)층으로, 제3절연층(10)은 BPSG층으로 현성할 수 있다.

제2b도는 제1감광막패턴(30)을 마스크로 하여 제3절연층(10), 제2절연층(9), 제1절연층(8)과 얇은 산화막(7)을 순차적으로 건식식각하여 실리콘기판(1)이 노출되는 저장전극 콘택홀 형성한 다음, 제1감광막패턴(30)을 제거하고, 저장전극용 제1도전층(11), 제4절연층(12), 저장전극용 제2도전층(13) 및 제5절연층(14)을 각각 예정된 두께로 적층한 후, 다시 그 상부에 저장전극 콘택마스크용 제2감광막패턴(32)을 형성한 단면도로서, 상기 제1, 제2도전층(11,13)은 도프된 폴리실리콘층으로 형성하고, 제4, 제5절연층(12, 14)은 BPSG층으로 형성할 수 있다.

제2c도는 제2감광막패턴(32)을 마스크로하여 콘택영역의 제5절연층(14) 및 제2도전층(13)을 식각한 다음, 제2감광막패턴(32)을 제거한 후, 제5절연층(14)을 포함하는 전체구조 상부에 버퍼영역 형성 마스크용 제3감광막패턴(34)을 형성하고 노출된 지역의 제5절연층(14), 제2도전층(13), 제4절연층(12)을 건식식각하여 패턴을 형성한 단면도이다.

제2d도는 상기 제3감광막패턴(34)을 제거한 후 제5절연층(14)패턴과 노출된 제1도전층(11)상부에 걸쳐 저장전극용 제3도전층(15)을 증착하고, 그 상부에 저장전극 마스크용 제4감광패턴(36)을 형성한 후, 노출된 지역의 제3도전층(15)과 그 하부에 있는 제1도전층(11)을 건식식각하여 제1,제2 및 제3도전층(11,13,15)이 전기적으로 접속된 저장전극(20)을 형성한 단면도이다. 제2e도는 제2d도 공정후 제4감광막패턴(36)을 제거하고, 제2절연층(9)을 식각정지층으로 한 습식식각 공정으로 남아있는 제5절연층(14), 제4절연층(12) 및 제3절연층(10)을 제거하여 저장전극(20)내에는 상부 및 하부 캐패티(25)를 형성하고, 저장전극(20)의 저부면이 노출되도록 한 단면사시도이다. 도면에 도시한 바와 같이 저장전극 콘택홀 상부에서 제3도전층(15)이 우물처럼 홈이 형성되어 사각벽면을 갖도록 형성되어 저장전극(20)의 표면적이 증대됨을 알수 있다.

제2f도는 노출된 저장전극(20)의 외부표면과 캐패티(25) 내부표면에 캐패시터 유전체막(17)을 형성하고, 그 상부면에 플레이트 전극용 도전층(18)을 형성한 단면사시도이다.

상기한 본 발명에 의하면, 종래기술에 비교하여 별도의 추가 마스크가 필요하지 않고 비교적 간단한 공정방법으로 캐패시터 용량을 증대된 스택 캐패시터로 제조할 수 있다.

Claims (3)

1. 디램셀의 스택 캐패시터 제조방법에 있어서, 실리콘가판에 절연층을 적층하는 공정과, 상기 절연층의 일정부분을 식각하여 저장전극 콘택홀을 형성하는 공정과, 저장전극용 제1도전층, 절연층, 저장전극용 제2도전층 및 절연층을 순차적으로 적층하는 공정과,상기 콘택홀 상부에 제2도전층과 그 상부에 있는 절연층의 일정부분을 식각하여 홈을 형성하는 단계와, 전체구조 상부에 저장전극의 폭보다는 좁은 폭을 가지고 워드라인 방향으로 연장되는 버퍼영역 마스크를 이용하여 상기 제2도전층과 제2도전층의 상부와 하부에 있는 절연층을 식가하는 공정과, 전체적으로 제3도전층을 증착하고, 저장전극 마스크를 이용한 식각공정으로 상기 제3도전층에서 상기 제1도전층까지 순차적으로 도전층과 절연층을 식각하는 단계와, 습식식각으로 상기도전층 사이에 남아있는 절연막을 식각하여 제1내지 제3도전층으로 이루어진 저장전극 내부에 다수의 캐패티를 형성하는 공정과, 저장전극의 외부표면과 캐패시터 내부표면에 캐패시터 유전체막을 형성하고, 그 상부에 플레이트 전극용 도전층을 형성하는 공정을 포함하는 캐패티 구조를 갖는 스택 캐패시터 제조방법.
2. 제1항에 있어서, 상기 실리콘기판에 형성되는 절연층은 식각비가 다른 물질로 다층으로 형성하되 제1도전층의 저부에 인접되는 절연층은 제1도전층 상부에 형성되는 도전층과 동일한 것을 특징으로 하는 스택캐패시터 제조방법.
3. 제1항에 있어서, 제1 내지 제3도전층의 상, 하부에 형성되는 도전층은 식각비가 동일한 물질로 이루어지는 것을 특징으로 하는 스택 캐패시터 제조방법.