KR930010081B1 - 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents

2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
제 1 도는 본 발명에 따라 2중 적층캐패시터를 형성하기 위한 레이아웃트 도면.
제 1a 도 내지 제 1f 도는 본 발명에 따라 2중 적층캐패시터를 형성하는 과정을 나타내는 단면도.
제 2a 도는 내지 제 2c 도는 본 발명의 다른 실시예로서, 제 1a 도부터 제 1c 도까지 동일한 제조과정을 거친 후 2중 적층캐패시터를 형성하는 과정을 나타내는 단면도.
제 3 도는 종래기술의 의해 형성된 16M 및 64M DRAMS용 3차원 적층캐패시터 셀의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 소자분리 절연막
2A : 게이트 산화막 3 : 게이트전극
4 : 소오스 전극 4' : 드레인전극
5 : 제 1 절연막 6 : 제 1 전하보존전극
7 : 제 1 캐패시터 유전체막 8 : 제 1 플레이트전극
9 : 제 2 절연막 10 : 비트선
11 : 제 3 절연막 12 : 절연막 스페이서
13 : 제 2 전하보존전극 13A : 제 2 전화보존 전극용 실리콘막
13B : 제 2 전하보존 전극용 전도물질 14 : 제 2 캐패시터 유전체막
15 : 제 2 플레이트전극
20, 21 및 22 : 각각 제 1, 제 2 및 제 3 콘택홈
30 : 비트선 31 : 절연막
32 : 전화보존전극 33 : 플레이트전극
40 : 액티브영역 41 : 비트선영역
42A 및 42B : 제 1 및 제 2 전하보존전극영역
43 : 워드라인영역 44 : 비트선 콘택영역
45 : 제 1 및 제 2 전하보존전극 콘택영역
본 발명은 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히, 적층캐패시터가 비트라인 상, 하부에 형성된 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 기억장치는 집적도의 증가에 따라 단위셀이 구성되는 면적이 감소되므로 정보의 내용을 저장하는 캐패시터용량 측면에서 한계에 도달하므로 평판캐패시터 구조에서 트렌치형 또는 적층형 구조로 개발되었다. 그러나, 적층형 캐패시터 구조에도 불구하고, 계속적인 집적도 증가에 따라 단층의 적층캐패시터 구조에서는 그 한계에 도달하게 된다.
이러한 집적도 증가에 따른 캐패시터 한계를 극복하기 위하여 다층으로 적층된 캐패시터가 근래에 와서 개발되고 있는 데 이 기술에 대해서는 T. Ema등이 "16M 및 64M DRAMS용 3차원 적층캐패시터 셀"이라는 제목으로 IEEE. 592-595 IEDM 88에 거론하고 있다. 이 구조를 도시한 제 3 도는 다층구조의 전하보존전극(32)이 MOSFET의 소오스전극(4)에 접속되고, MOSFET의 드레인전극(4')에는 비트선(30)이 상기 전하보존전극(32) 평판하부에 형성된 것을 도시하며, 게이트전극(3), 플레이트전극(33), 소자분리 절연막(2) 및 절연막(31)을 각각 도시한다.
그러나, 종래기술(제 3 도)은 다층구조의 적층캐패시터 제조방법이 용이하지 않고 비트선 콘택 또는 적층 캐패시터의 전하보존전극콘택을 하는데 있어 심한 단차로 인한 콘택불량이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부에 제 1 적층캐패시터를 형성하고 그 상부에 비트선을 형성하고, 비트선 상부에 제 2 적층캐패시터를 형성한 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 기판에 게이트전극(3)과 소오스/드레인 전극이 구비되는 MOSFET가 형성되고, 상기 MOSFET의 소오스전극(4)에 콘택되어 이웃하는 게이트전극(3) 소정상부까지 소정면적의 제 1 전하보존전극(6)이 하부의 MOSFET와 제 1 절연막(5)으로 절연된 상태로 형성되고, 제 1 전하보존전극(6) 상부면에 제 1 캐패시터 유전체막(7)과 제 1 플레이트전극(8)이 각각 형성되고, 상기 제 1 플레이트전극(8)을 포함하는 상부구조에 제 2 및 제 3 절연막(9, 11)이 형성되되, 제 2 및 제 3 절연막(9, 11) 사이 소정부분에 상기 MOSFET의 드레인전극(4')에 콘택된 비트선(10)이 형성되고, 상기 제 1 전하보존전극(6) 소정 상부의 제 3 및 제 2 절연막(9, 11), 제 1 플레이트전극(8), 제 1 캐패시터 유전체막(7)이 순서대로 제거되어 제 3 콘택홈(22)이 형성되고, 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)가 형성되고, 제 2 전하보존전극(13)이 상기 제 3 콘택홈(22)을 통하여 제 1 전하보존전극(6)에 콘택되고, 제 2 전하보존전극(13) 상부면에 제 2 캐패시터 유전체막(14) 및 제 2 플레이트전극(15)이 각각 형성되어 비트선(10) 하부 및 상부에 제 1 적층캐패시터와 제 2 적층캐패시터가 병렬로 구성되는 것을 특징으로 한다.
본 발명의 제조방법에 의하면 기판에 소자분리 절연막(2), 게이트전극(3)과 소오스/드레인 전극(4. 4')으로 구비되는 MOSFET를 형성하는 단계와, MOSFET 구조를 포함하는 전체구조 상부에 제 1 절연막(5)을 형성하고, 소오스전극(4) 상부의 소정부부의 제 1 절연막(5)을 제거하여 제 1 콘택홈(20)을 형성하고, 소오스전극(4)에 콘택되는 제 1 전하보존전극(6)을 이웃하는 게이트전극(3) 소정상부까지 형성하는 단계와, 상기 제 1 전하보존전극(6) 상부면에 제 1 캐패시터 유전체막(7) 및 제 1 플레이트 전극(8)을 각각 형성하는 단계와, 제 1 플레이트 전극(8)을 포함하는 전체구조 상부에 제 2 절연막(9)을 형성한 다음, 드레인전극(4') 상부의 소정부분의 제 2 절연막(9)과 제 1 절연막(5)을 제거하여 제 2 콘택홈(21)을 형성한후 드레인전극(4')에 콘택되는 비트선(10)을 형성하는 단계와, 비트선(10)을 포함하는 전체구조 상부에 제 3 절연막(11)을 형성한 다음, 제 1 전하보존전극(6)의 소정상부의 제 3 절연막(11), 제 2 절연막(9), 제 1 플레이트 전극(8) 및 제 1 캐패시터 유전체막(7)을 각각 제거하여 제 3 콘택홈(22)을 형성하는 단계와, 상기 제 3 콘택홈(22) 구조상부에 스페이서 형성용 절연막을 형성한 다음, 등방성으로 에치백하여 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)를 형성하는 단계와, 상기 제 3 콘택홈(22)을 통하여 제 1 전하보존전극(6)에 콘택되는 제 2 전하보존전극(13)을 제 3 절연막(11) 소정상부에 현성하는 단계와, 제 2 전하 보존전극(13) 상부면에 제 2 캐패시터 유전체막(14) 및 제 2 플레이트 전극(15)을 순차적으로 형성하는 단계로 이루어지며 비트선(10)을 중심으로 하부및 상부에 제 1 적층캐패시터 및 제 2 적층캐패시터가 병렬로 연결되는 것을 특징으로 한다.
이와 같이 본 발명에 의하면 소오스전극(4)의 크기가 전하보존전극을 접속시키기 위한 콘택크기에 비해 크기 않을 경우 제 1 전하보존전극(6)은 자기정렬형 콘택방식을 이용하여 소오스전극(4)에 콘택시킬 수 있으며, 제 2 전하보존전극(13)을 제 1 전하보존전극(6)에 큰 단차가 생기기 않도록 콘택함으로써 콘택불량이 발생하지 않고 전기적으로 소오스전극(4)에 접속되며, 캐패시터 용량을 증대시킬 수 있다.
이하, 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
제 1 도는 액티브영역(40)과 제 1 전하보존전극영역(42A), 제 2 전하보존전극영역(42B), 비트선콘택영역(44), 워드라인영역(43), 비트선영역(41), 제 1 및 제 2 전하보존전극 콘택영역(45)을 도시한 레이아웃트 도면이다.
제 1a 도 내지 제 1f 도는 본 발명에 따라 2중 적층캐패시터를 형성하는 제조과정을 나타내는 단면도이다.
제 1a 도는 반도체 기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트 산화막(2A), 게이트전극(3)과 소오스 및 드레인전극(4, 4')을 형성한 후, 전체적으로 제 1 절연막(5)을 형성한 다음 소오스전극(4) 상부의 일정부분의 제 1 절연막(5)을 식각하여 제 1 콘택홈(20)을 형성하고 제 1 전하보존전극(6)을 제 1 도와 같이 소오스전극(4)에 콘택하여 제 1 적층캐패시터를 형성한 상태의 단면도로서, 소오스전극(4)에 제 1 전하보존전극(6)을 콘택할 때 자기정렬방식을 사용할 수 있다.
제 1b 도는 제 1 전하보존전극(6) 상부에 제 1 캐패시터 유전체막(7)을 형성하고, 그 상부에 제 1 플레이트전극(8)을 형성한 후, 전체적으로 제 2 절연막(9)[예를 들어 BPSG(Boro-Phospho Silicate Class) 또는 USG층(Undoped Silicate Glass)와 BPSG층의 2층 구조]을 형성한 상태의 단면도로서, 제 2 절연막(9)은 필요에 따라 평탄화시킬 수 있다.
제 1c 도는 드레인전극(4') 상부 일정부분의 제 2 및 제 1 절연막(9 및 5)을 식각하여 제 2 콘택홈(21)을 형성하고, 드레인전극(4')에 콘택한 비트선(10)을 제 1 도와 같이 형성한 후 전체적으로 제 3 절연막(11)을 형성한 상태의 단면도로서, 제 3 절연막(11)은 필요에 따라 평탄화시킬 수 있다.
제 1d 도는 소오스전극(4) 상부 일정부분의 제 3 및 제 2 절연막(11 및 9) 및 제 1 플레이트전극(8), 제 1 유전체막(7)을 순서대로 식각하여 제 1 전하보존전극(6)이 노출되도록한 제 3 콘택홈(22)을 형성한 후 전체적으로 스페이서 형성용 절연막을 형성한 다음 등방성으로 에치백하여 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)를 형성한 상태의 단면도로서, 절연막 스페이서(12)에 의해 제 1 플레이트전극(8)과 후에 형성될 제 2 전하보존전극(13) 사이를 절연시키게 된다.
제 1e 도는 제 1 전하보존전극(6)에 제 3 콘택홈(22)을 통하여 콘택하는 제 2 전하보존전극(13)을 제 1 도와 같이 형성한 상태의 단면도로서, 제 2 전하보존전극(13)은 제 1 전하보존전극(6)을 통하여 전기적으로 소오스 전극(4)에 접속되게 된다.
제 1f 도는 제 2 전하보존전극(13) 상부에 제 2 캐패시터 유전체막(14)을 형성하고 제 2 플레이트전극(15)을 형성하여 제 2 적층캐패시터를 형성한 상태의 단면도이다.
여기서 제 2 플레이트전극(15)과 제 1 플레이트전극(8)이 일측면으로 인출되어 병렬접속된다.
제 2a 도부터 제 2c 도까지는 본 발명의 다른 실시예로서, 제 1a 도부터 제 1c 도까지 동일한 제조과정을 거친 후 제 2a 도로 진행하는 2중 적층캐패시터를 형성하는 제조과정을 나타내는 단면도이다.
제 2a 도는 제 1c 도 이후 제 3 절연막(11) 상부에 전체적으로 제 2 전하보존전극용 실리콘막(13A)을 형성한 후 소오스전극(4) 상부 일정부분의 제 2 전하보존전극용 실리콘막(13A) 및 제 3 및 제 2 절연막(11 및 9), 제 1 플레이트전극(8), 제 1 캐패시터 유전체막(7)을 순서대로 식각하여 제 1 전하보존전극(6)이 노출되도록 한 제 3 콘택홈(22)를 형성한 상태의 단면도이다.
제 2b 도는 전체적으로 스페이서 형성용 절연막을 형성한 다음 등방성으로 에치백하여 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)를 형성한 후 전체적으로 제 2 전하보존전극용 전도물질(13B)을 형성한 상태의 단면도로서, 절연막 스페이서(12)에 의해 제 2 전하보존전극(13)과 제 1 플레이트전극(8)이 절연되게 된다.
제 2c 도는 상기 제 2 전하보존 전극용(13B)과 제 2 전하보존 전극용 실리콘막(13A)을 소정부분 제거하여 제 1 도와 같이 제 2 전하보존전극(13)의 패턴을 형성한 후, 그 상부에 순차적으로 제 2 캐패시터 유전체막(14) 및 제 2 플레이트전극(15)을 형성하여 제 2 적층캐패시터를 형성한 상태의 단면도로서, 제 2 전하보존전극(13)은 제 1 전하보존전극(6)을 통하여 전기적으로 소오스전극(4)에 접속되게 된다.
상기한 바와 같이 본 발명에 의해 2중 적층캐패시터를 용이하게 제조함으로써 캐패시터 용량을 증대시키는 동시에 비트선(10)의 콘택과 제 2 전하보존전극(13)의 콘택의 단차를 적절하게 조절하여 단차로 인해 발생되는 문제를 해결할 수 있다.

Claims (6)

  1. 2중 적층캐패시터 구조를 갖는 반도체 기억장치에 있어서, 기판(1)에 게이트전극(3)과 소오스/드레인전극(4, 4')이 구비되는 MOSFET가 형성되고, 상기 MOSFET의 소오스전극(4)에 콘택되어 이웃하는 게이트전극(3) 소정상부까지 소정면적의 제 1 전하보존전극(6)이 하부의 MOSFET와 제 1 절연막(5)으로 절연된 상태로 형성되고, 제 1 전하보존전극(6) 상부면에 제 1 캐패시터 유전체막(7)과 제 1 플레이트전극(8)이 각각 형성된 제 1 적층캐패시터가 구비되고, 상기 제 1 플레이트전극(8)을 포함하는 상부구조에 제 2 및 제 3 절연막(11, 9)이 형성되되, 제 2 및 제 3 절연막(9, 11) 사이 소정부분에 상기 MOSFET의 드레인전극(4')에 콘택된 비트선이 형성되고, 상기 제 1 전하보존전극(6) 소정상부의 제 3 및 제 2 절연막(11, 9), 제 1 플레이트전극(8), 제 1 캐패시터 유전체막(7)이 제거되어 제 3 콘택홈(22)이 형성되고, 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)가 형성되고 제 2 전하보존전극(13)이, 상기 제 3 콘택홈(22)을 통하여 제 1 전하보존전극(6)에 콘택되고, 제 2 전하보존전극(13) 상부면에 제 2 캐패시터 유전체막(14) 및 제 2 플레이트전극(15)이 각각 형성된 제 2 적층캐패시터가 구비되고, 비트선(10)을 중심으로 하부 및 상부에 구비된 제 1 적층캐패시터와 제 2 적층캐패시터가 병렬로 연결되는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 비트선(10)은 드레인전극(4')과 콘택되는 영역에서 액티브영역(40)과 겹치고 다른 부분의 비트선은 액티브 영역(40)과 겹쳐지지 않는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치.
  3. 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법에 있어서, 기판(1)에 소자분리 절연막(2), 게이트전극(3)과 소오스/드레인 전극(4, 4')으로 구비되는 MOSFET를 형성하는 단계와, MOSFET 구조를 포함하는 전체구조 상부에 제 1 절연막(5)을 형성하고, 소오스전극(4) 소정부분의 제 1 절연막(5)을 제거하여 제 1 콘택홈(20)을 형성하고, 소오스전극(4)에 콘택되는 제 1 전하보존전극(6)을 이웃하는 게이트전극(3) 소정상부까지 형성하는 단계와, 상기 제 1 전하보존전극(6) 상부면에 제 1 캐패시터 유전체막(7) 및 제 1 플레이트전극(8)을 각각 형성하는 단계와, 제 1 플레이트전극(8)을 포함하는 전체구조 상부에 제 2 절연막(9)을 형성한 다음, 드레인전극(4') 상부의 소정부분의 제 2 절연막(9)과 제 1 절연막(5)을 제거하여 제 2 콘택홈(21)을 형성한 후 드레인전극(4')에 콘택되는 비트선(10)을 형성하는 단계와, 비트선(10)을 포함하는 전체구조 상부에 제 3 절연막(11)을 형성한 다음, 제 1 전하보존전극(6)의 소정상부의 제 3 절연막(11), 제 2 절연막(9), 제 1 플레이트전극(8) 및 제 1 캐패시터 유전체막(7)을 각각 제거하여 제 3 콘택홈(22)을 형성하는 단계와, 상기 제 3 콘택홈(22) 구조상부에 스페이서 형성용 절연막을 형성한 다음, 비등방성으로 에치백하여 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)를 형성하는 단계와, 상기 제 3 콘택홈(22)을 통하여 제 1 전하보존전극(6)에 콘택되는 제 2 전하보존전극(13)을 제 3 절연막(11) 소성상부에 형성하는 단계와, 제 2 전하보존전극(13) 상부면에 제 2 캐패시터 유전체막(14) 및 제 2 플레이트전극(15)을 순차적으로 형성하는 단계로 이루어져 비트선(10)을 중심으로 하부 및 상부에 제 1 적층캐패시터 및 제 2 적층캐패시터가 병렬로 연결되는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  4. 제 3 항에 있어서, 제 2 절연막(9)을 BPSG(Boro-Phospho silicate Glass)층 또는 USG(Undoped Silicate Glass)와 BPSG층의 2층 구조로 형성하는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  5. 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법에 있어서, 기판(1)에 소자분리 절연막(2), 게이트전극(3)과 소오스/드레인 전극(4, 4')으로 구비되는 MOSFET를 형성하는 단계와, MOSFET 구조를 포함하는 전체구조 상부에 제 1 절연막(5)을 형성하고, 소오스전극(4) 상부의 소정부분이 제 1 절연막(5)을 제거하여 제 1 콘택홈(20)을 형성하고, 소오스전극(4)에 콘택되는 제 1 전하보존전극(6)을 이웃하는 게이트전극(3) 소정상부까지 형성하는 단계와, 상기 제 1 전하보존전극(6) 상부면에 제 1 캐패시터 유전체막(7) 및 제 1 플레이트전극(8)을 각각 형성하는 단계와, 제 1 플레이트전극(8)을 포함하는 전체구조 상부에 제 1 절연막(9)을 형성한 다음, 드레인전극(4') 상부의 소정부분의 제 2 절연막(9)과 제 1 절연막(5)을 제거하여 제 2 콘택홈(21)을 형성한 후 드레인전극(4')에 콘택되는 비트선(10)을 형성하는 단계와, 비트선(10)을 포함하는 전체구조 상부에 제 3 절연막(11)을 형성하고 그 상부에 제 2 전하보존전극용 실리콘막(13A)을 형성한 다음, 제 1 전하보존전극(6)의 소정상부의 제 2 전하보존전극용 실리콘막(13A), 제 3 절연막(11), 제 2 절연막(9), 제 1 플레이트전극(8) 및 제 1 캐패시터 유전체막(7)을 제거하여 제 3 콘택홈(22)을 형성하는 단계와, 제 3 콘택홈(22) 상부에 스페이서형성용 절연막을 형성한 다음 등방성으로 에치백하여 제 3 콘택홈(22) 측벽에 절연막 스페이서(12)를 형성하는 단계와, 상기 제 3 콘택홈(22)을 통하여 제 1 전하 보존전극(6)에 콘택되는 제 2 전하보존전극용 전도물질(13B)을 제 2전하보존전극용 실리콘막(13A) 상부에 형성한 다음, 소정부분의 제 2 전하보존전극용 전도물질(13B)과 실리콘막(13A)을 식각하여 제 2전하보존전극(13)을 형성하는 단계로 이루어져 비트선(10)을 중심으로 하부 및 상부에 제 1 적층캐패시터 및 제 2 적층캐패시터가 병렬로 연결되는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  6. 제 5 항에 있어서, 상기 제 2 절연막(9) 및 제 3 절연막(11)을 형성하되 필요에 따라 평탄화시킬 수 있는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
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