JPS62190869A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は特に高密度１トランジスタ型ＲＡＭ装置で代表
される半導体記憶装置に関する。

従来の技術 近年の半導体メモリの高集積化、大容量化は目覚しいも
のがあるが、このような半導体メモリの発展はそのチッ
プサイズの半分以上の面積を占めるメモリセルの高密度
化技術の発展によるものといえる。第２図は従来より用
いられているメモリセル断面図である。これはいわゆる
プレーナ型メモリセルで、ソースを形成する拡散層３と
セルプレートとよばれる導電層５の間に絶縁薄膜７を形
成しセルキャパシタを構成するものである。この構造の
セルキャパシタではメモリセル面積を縮少するためには
、充分なセル容量（一般には５゜ｆＦ以上）を得るため
に絶縁薄膜７をさらに薄膜化しなければならず、絶縁耐
圧や薄膜形成技術の点において問題点が多く、この構造
でのメモリセル面積の縮少は困難である。

一方、第３図はスタックド型キャパシタ構造といわれる
メモリセルの断面図である。ソースを形成する拡散層３
から導電層６をとり出し、この上に絶縁薄膜７を介して
セルプレート導電層５を形成してキャパシタを構成する
ものである。この構造のキャパシタでは分離絶縁膜２上
にも容量が確保され、またキャパシタの両電極となる導
電層が平面でなく折れ曲がっているため前記プレーナ型
メモリセルに比べて大きな容量が確保できるという特徴
をもつ。

発明が解決しようとする問題点 ところがこのようなスタックド型キャパシタにおいても
、前記プレーナ型メモリセルに比べれば大きな容量が得
られるものの、その構造上メモリセル容量の増大には限
界があり、メモリセルの微細化に伴なってメモリセル容
量の不足が生じるのは必至である。

また素子製造のプロセス上においても、工程が複雑とな
ったり、２層の導電層の形成や、これらが折れ曲がって
いることが逆に段差を生じる原因ともなり、多層配線の
面からも不利である。

本発明は前記問題点を解決するためのもので、メモリセ
ルの微細化によるセル容量の不足を解消し、充分なセル
容量を確保できるメモリセル構造を備えた半導体記憶装
置を提供するものである。

問題点を解決するだめの手段 前記問題点を解決するために本発明は一導電型半導体基
板表面近傍に形成された前記半導体基板と反対導電型の
信号読み出し用ＭＯＳトランジスタのドレイン領域と、
前記ドレイン領域に隣接した前記半導体基板上に形成さ
れた前記ＭＯ８）ランジスタのゲート絶縁膜と、前記ゲ
ート絶縁膜に隣接した前記ドレイン領域と反対側の前記
半導体基板表面近傍に形成された前記半導体基板と反対
導電型の前記ＭＯ８）う／ジスタのソース領域と、前記
ン〜ス領域上に形成されたメモリセルの下部キャパシタ
の誘電体用絶縁膜と、それに隣接する素子分離絶縁厚膜
と、前記メモリセルの下部キャパシタの誘電体用絶縁膜
上及び前記素子分離絶縁厚膜上に形成された下部セルプ
レート用第１導電層と、前記第１４電層上および其の側
壁部上に形成されたメモリセルの上部キャパシタの誘電
体用絶縁膜と、前記メモリセルの上部キャパシタの誘電
体用絶縁膜上に形成され前記ソース領域に電気的に接続
された第２導電層と、前記ゲート絶縁膜上及び層間絶縁
膜を介して前記第２導電層上に設けられたワードライン
用第３電極と、前記第２導電層上と其の側壁部上と前記
第３電極と其の側壁部上に形成された層間絶縁膜と、前
記層間絶縁膜上に形成され前記ドレイン領域と電気的に
結合されたビットライン用第４電極層とより構成され、
前記下部キャパシタと前記上部キャパシタとが並列接続
構成となっている事を特徴とする半導体記憶装置を提供
する。

作　　用 この構造をもつ半導体記憶装置によって、従来のプレー
ナ型キャパシタ構造およびスタックド型キャパシタ構造
の有していた欠点、すなわちメモリセル面積の縮少によ
るメモリセル容量の大きさの限界を解消し、前記２つの
単独のキャパシタ構造では得られない大きな容量値を確
保することが可能である。

実施例 以下、本発明の実施例を、第１図に示す本発明による半
導体記憶装置のメモリセル断面図により詳述する。

第１図において、ソースを形成する半導体基板拡散層３
上に絶縁薄膜７を形成しその上にセルプレートとなる導
電層５を形成してプレーナ型の下部キャパシタを構成し
ている。次いでセルプレート導電層６の上部および側壁
部に同様に絶縁薄膜７を形成し、その上部および側壁部
に導電層６を形成してスタックド型の上部キャパシタを
構成する。ここで導電層６は半導体基板拡散層３と接続
される構造をとることにより、前記２つのキャパシタ、
すなわちセルプレート導電層６と半導体基板拡散層３を
両電極とするプレーナ型の下部キャパシタと、セルプレ
ート導電層５と半導体基板拡散層３に接続された導電層
６を両電極とするスタックド型の上部キャパシタが並列
に接続されたキャパシタとなる。この構造をとることに
より従来のプレーナ型およびスタックド型キャパシタ単
独で得られる以上のメモリセル容量の確保が容易である
。

以下第１図について他部分の説明を行なうと、９はワー
ドラインを形成する導電性ゲート電極、８は導電層間の
分離のだめの層間絶縁膜、１０はドレインを形成する半
導体基板拡散層４と接続される、ピントラインを形成す
る導電層である。

発明の効果 以上のように、本発明による半導体記憶装置は、メモリ
セル容量を極めて大きくすることが可能であり、これに
より半導体記憶装置の一層の高集積化、大容量化が容易
に実現可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置のメモリ
セル断面図、第２図は従来のプレーナ型キャパシタを有
するメモリセル断面図、第３図は同じ〈従来のスタック
ド型キャパシタを有するメモリセル断面図である。 １・・・・・・半導体基板、２・・・・・・素子分離絶
縁厚膜、３・・・・・・ソースを形成する拡散層、４・
・・・・・ドレインを形成する拡散層、５・・・・・・
セルプレートを形成する導電層、ｅ・・・・・・ソース
に接続された導電層、７・−・・・・キャパシタの誘電
体用絶縁薄膜、８・・・・・・層間絶縁膜、９・・・・
・・ワードラインを形成するゲート電極、１０・・・・
・・ビットラインを形成する導電層０代理人の氏名　弁
理士　中　尾　敏　男　ほか１名トー早呵憬纂本久 ２−１！っト勉香色奎ちＩＩ刃（ ５−−−ｖルア“しＹｔＬ弊入Ｔる４償し令トー４間鶴
外線 ｑ”−ｑ律り１ン１勺へＩるゲーｐ電型に第２図 第３図

Claims (1)

【特許請求の範囲】
1. 　一導電型半導体基板表面近傍に形成された前記半導体
   基板と反対導電型の信号読み出し用ＭＯＳトランジスタ
   のドレイン領域と、前記ドレイン領域に隣接した前記半
   導体基板上に形成された前記ＭＯＳトランジスタのゲー
   ト絶縁膜と、前記ゲート絶縁膜に隣接した前記ドレイン
   領域と反対側の前記半導体基板表面近傍に形成された前
   記半導体基板と反対導電型の前記ＭＯＳトランジスタの
   ソース領域と、前記ソース領域上に形成されたメモリセ
   ルの下部キャパシタの誘電体用絶縁膜と、それに隣接す
   る素子分離絶縁厚膜と、前記メモリセルの下部キャパシ
   タの誘電体用絶縁膜上及び前記素子分離絶縁厚膜上に形
   成された下部セルプレート用第１導電層と、前記第１導
   電層上および其の側壁部上に形成されたメモリセルの上
   部キャパシタの誘電体用絶縁膜と、前記メモリセルの上
   部キャパシタの誘電体用絶縁膜上に形成され前記ソース
   領域に電気的に接続された第２導電層と、前記ゲート絶
   縁膜上及び層間絶縁膜を介して前記第２導電層上に設け
   られたワードライン用第３電極と、前記第２導電層上と
   其の側壁部上と前記第３電極と其の側壁部上に形成され
   た層間絶縁膜と、前記層間絶縁膜上に形成され前記ドレ
   イン領域と電気的に結合されたビットライン用第４電極
   層とより構成され、前記下部キャパシタと前記上部キャ
   パシタとが並列接続構成となっている事を特徴とする半
   導体記憶装置。