JPH07147332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07147332A JPH07147332A JP6179865A JP17986594A JPH07147332A JP H07147332 A JPH07147332 A JP H07147332A JP 6179865 A JP6179865 A JP 6179865A JP 17986594 A JP17986594 A JP 17986594A JP H07147332 A JPH07147332 A JP H07147332A
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- Japan
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- gate electrode
- thickness
- insulating film
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、下地に段差が
発生する状態で、ある条件の下に段差をなす被膜に側壁
膜を形成して段差の悪影響を緩和し、その上に在る厚い
被膜に通常のフォト・リソグラフィ技術の適用を可能に
しようとする。 【構成】 基板１表面に垂直なエッジ側面をもち且つ段
差を生成する膜厚ｄをもつゲート電極（ワード線）４1
を形成し、ゲート電極４1 を覆い且つゲート電極４1 の
膜厚ｄに比較して厚い二酸化シリコン膜を形成し、その
二酸化シリコン膜を異方性エッチングしてゲート電極４
1 のエッジ側面に下地と接する底面の厚さがａで且つａ
＞ｄの条件を維持した側壁膜２Ａを形成し、ゲート電極
４1 と側壁膜２Ａを覆う層間絶縁膜７を形成し、層間絶
縁膜７を覆う多結晶シリコン膜を形成し、所要パターン
のマスクを形成してから多結晶シリコン膜をエッチング
して実質的に垂直な側壁がゲート電極４1 上に位置する
ようにパターニングする。
発生する状態で、ある条件の下に段差をなす被膜に側壁
膜を形成して段差の悪影響を緩和し、その上に在る厚い
被膜に通常のフォト・リソグラフィ技術の適用を可能に
しようとする。 【構成】 基板１表面に垂直なエッジ側面をもち且つ段
差を生成する膜厚ｄをもつゲート電極（ワード線）４1
を形成し、ゲート電極４1 を覆い且つゲート電極４1 の
膜厚ｄに比較して厚い二酸化シリコン膜を形成し、その
二酸化シリコン膜を異方性エッチングしてゲート電極４
1 のエッジ側面に下地と接する底面の厚さがａで且つａ
＞ｄの条件を維持した側壁膜２Ａを形成し、ゲート電極
４1 と側壁膜２Ａを覆う層間絶縁膜７を形成し、層間絶
縁膜７を覆う多結晶シリコン膜を形成し、所要パターン
のマスクを形成してから多結晶シリコン膜をエッチング
して実質的に垂直な側壁がゲート電極４1 上に位置する
ようにパターニングする。
Description
【０００１】
【産業上の利用分野】本発明は、下地に大きな段差が存
在しても、その上に形成した被膜のパターニングに支障
がないようにすることが可能な半導体装置の製造方法に
関する。
在しても、その上に形成した被膜のパターニングに支障
がないようにすることが可能な半導体装置の製造方法に
関する。
【０００２】現在、半導体装置、特に半導体記憶装置で
は、微細な半導体素子を高集積化することが行われてい
る為、選択的に形成された被膜に依る段差が原因となっ
て種々な支障が起こっているので、それを解消しなけれ
ばならない。
は、微細な半導体素子を高集積化することが行われてい
る為、選択的に形成された被膜に依る段差が原因となっ
て種々な支障が起こっているので、それを解消しなけれ
ばならない。
【０００３】
【従来の技術】図９は実用化されているダイナミック・
ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の構
造を説明する為の要部切断側面図である。
ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の構
造を説明する為の要部切断側面図である。
【０００４】図に於いて、１はｐ型シリコン半導体基
板、２は二酸化シリコンからなるフィールド絶縁膜、３
は二酸化シリコンからなるゲート絶縁膜、４1 ，４2 ，
４3 は多結晶シリコンからなるゲート電極（ワード
線）、５1Aはｎ+ 型ソース領域、６ 1A，６1Bはｎ+ 型ド
レイン領域、７は二酸化シリコンからなる層間絶縁膜、
８1A，８1Bは多結晶シリコンからなるスタックト・キャ
パシタに於ける一方の電極である蓄積電極、９1A，９1B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、１０1 は多結晶シリコンからなるセル・
プレートと呼ばれスタックト・キャパシタに於ける他方
の電極である対向電極、１１は二酸化シリコンからなる
層間絶縁膜、１２1 は高融点金属シリサイド（例えば、
ポリサイド：ｐｏｌｙｃｉｄｅ）からなるビット線、１
３は燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁膜、１４は俗
に裏打ちと呼ばれゲート電極と共にワード線の一部をな
す電極・配線をそれぞれ示している。
板、２は二酸化シリコンからなるフィールド絶縁膜、３
は二酸化シリコンからなるゲート絶縁膜、４1 ，４2 ，
４3 は多結晶シリコンからなるゲート電極（ワード
線）、５1Aはｎ+ 型ソース領域、６ 1A，６1Bはｎ+ 型ド
レイン領域、７は二酸化シリコンからなる層間絶縁膜、
８1A，８1Bは多結晶シリコンからなるスタックト・キャ
パシタに於ける一方の電極である蓄積電極、９1A，９1B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、１０1 は多結晶シリコンからなるセル・
プレートと呼ばれスタックト・キャパシタに於ける他方
の電極である対向電極、１１は二酸化シリコンからなる
層間絶縁膜、１２1 は高融点金属シリサイド（例えば、
ポリサイド：ｐｏｌｙｃｉｄｅ）からなるビット線、１
３は燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁膜、１４は俗
に裏打ちと呼ばれゲート電極と共にワード線の一部をな
す電極・配線をそれぞれ示している。
【０００５】このＤＲＡＭでは、例えば、ゲート電極４
1 とソース領域５1Aとドレイン領域６1Aとで一つのメモ
リ・セルに於けるトランスファ・ゲート・トランジスタ
をなし、電極８1Aと誘電体膜９1Aと電極１０1 とで前記
メモリ・セルに於けるメモリ・キャパシタをなし、電極
８1Aがドレイン領域６1Aにコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れ或
いは蓄積を行うものである。
1 とソース領域５1Aとドレイン領域６1Aとで一つのメモ
リ・セルに於けるトランスファ・ゲート・トランジスタ
をなし、電極８1Aと誘電体膜９1Aと電極１０1 とで前記
メモリ・セルに於けるメモリ・キャパシタをなし、電極
８1Aがドレイン領域６1Aにコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れ或
いは蓄積を行うものである。
【０００６】前記したＤＲＡＭの構成や動作は、１トラ
ンジスタと１メモリ・キャパシタからなるメモリ・セル
からなる標準的なＤＲＡＭに於いては、並べて変わりな
いところであり、現在、半導体記憶装置として多用され
ているものである。尚、ドレイン領域６1B、電極８1B、
誘電体膜９1Bなどは、前記説明したメモリ・セルに隣接
するメモリ・セルの一部を構成するものである。
ンジスタと１メモリ・キャパシタからなるメモリ・セル
からなる標準的なＤＲＡＭに於いては、並べて変わりな
いところであり、現在、半導体記憶装置として多用され
ているものである。尚、ドレイン領域６1B、電極８1B、
誘電体膜９1Bなどは、前記説明したメモリ・セルに隣接
するメモリ・セルの一部を構成するものである。
【０００７】
【発明が解決しようとする課題】近年、半導体装置は更
に微細化される傾向にあり、その要求されるところから
パターンの形成には異方性エッチングが多用され、その
結果、パターンのエッジは垂直に切り立った形状をもつ
ようになり、それが進展するにつれ、下層パターンに於
ける段差の影響が増幅されて上層パターンの形成が困難
になりつつある。
に微細化される傾向にあり、その要求されるところから
パターンの形成には異方性エッチングが多用され、その
結果、パターンのエッジは垂直に切り立った形状をもつ
ようになり、それが進展するにつれ、下層パターンに於
ける段差の影響が増幅されて上層パターンの形成が困難
になりつつある。
【０００８】その為、スピン・オン・グラス（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）の塗布やエッチ・バックを行うな
どして段差を解消するなどの手段も採られているが、工
程が増加したり、エッチ・バックの制御などに不安定要
素があるなど難点が多い。
ｏｎ ｇｌａｓｓ）の塗布やエッチ・バックを行うな
どして段差を解消するなどの手段も採られているが、工
程が増加したり、エッチ・バックの制御などに不安定要
素があるなど難点が多い。
【０００９】前記したようなことは、図９について説明
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれて、平面で見たメモリ・セルの面積の縮小化が
要求され、その要求に応えようとすると段差が大きくな
り、パターンの形成が甚だ困難になる。
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれて、平面で見たメモリ・セルの面積の縮小化が
要求され、その要求に応えようとすると段差が大きくな
り、パターンの形成が甚だ困難になる。
【００１０】例えば、メモリ・セルの平面的な面積が１
００〔μｍ2 〕程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になり、これを回避する為、メモリ・キャパシタに於け
る蓄積電極を厚く形成し、その側面に於ける面積を増加
させることでメモリ・キャパシタとして全体の面積は低
下しないようにすることが考えられている。
００〔μｍ2 〕程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になり、これを回避する為、メモリ・キャパシタに於け
る蓄積電極を厚く形成し、その側面に於ける面積を増加
させることでメモリ・キャパシタとして全体の面積は低
下しないようにすることが考えられている。
【００１１】然しながら、そのように厚い蓄積電極をパ
ターニングするには、下地の段差、即ち、凹凸が大きく
影響する。
ターニングするには、下地の段差、即ち、凹凸が大きく
影響する。
【００１２】図１０はメモリ・キャパシタ容量を確保す
る為の対策を施した高集積化ＤＲＡＭを説明する為の要
部切断側面図を表し、図９に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
る為の対策を施した高集積化ＤＲＡＭを説明する為の要
部切断側面図を表し、図９に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００１３】このＤＲＡＭが図９に見られるＤＲＡＭと
相違する点は、メモリ・セルの平面的な面積を小さくし
たことに依り、当然、メモリ・キャパシタの平面的な面
積も小さくなるので、それに依る容量不足を補う為、電
極８1Aや８1Bの厚さＳを通常の二倍程度、即ち、例えば
０．５〔μｍ〕程度と厚くし、その側面の面積を大きく
することでキャパシタとして作用する面積が全体として
は低減されないようにするものである。
相違する点は、メモリ・セルの平面的な面積を小さくし
たことに依り、当然、メモリ・キャパシタの平面的な面
積も小さくなるので、それに依る容量不足を補う為、電
極８1Aや８1Bの厚さＳを通常の二倍程度、即ち、例えば
０．５〔μｍ〕程度と厚くし、その側面の面積を大きく
することでキャパシタとして作用する面積が全体として
は低減されないようにするものである。
【００１４】然しながら、そのように電極８1Aや８1Bの
厚さＳを厚く形成した場合、図に矢印で指示してある部
分、即ち、電極８1Aと電極８1Bとの間の部分には、垂直
に切り立ったエッジをもつワード線であるゲート電極４
2 並びに４3 の存在に起因する深い落ち込みが形成され
ていることと相俟って、フォト・リソグラフィに依る電
極８1A，８1Bなどの加工を良好に行うことができない。
厚さＳを厚く形成した場合、図に矢印で指示してある部
分、即ち、電極８1Aと電極８1Bとの間の部分には、垂直
に切り立ったエッジをもつワード線であるゲート電極４
2 並びに４3 の存在に起因する深い落ち込みが形成され
ていることと相俟って、フォト・リソグラフィに依る電
極８1A，８1Bなどの加工を良好に行うことができない。
【００１５】本発明は、下地に段差が発生する状態にあ
るとき、ある条件の下に段差をなす被膜に側壁膜を形成
することで前記段差の悪影響を緩和し、その上に在る厚
い被膜に通常のフォト・リソグラフィ技術の適用を可能
にしようとする。
るとき、ある条件の下に段差をなす被膜に側壁膜を形成
することで前記段差の悪影響を緩和し、その上に在る厚
い被膜に通常のフォト・リソグラフィ技術の適用を可能
にしようとする。
【００１６】
【課題を解決するための手段】本発明では、ワード線と
して延在するゲート電極を形成するまでのプロセスには
標準的な従来の技法を適用してよいのであるが、ゲート
電極のエッジ側面は段差になるので、それを緩和する為
に側壁膜を形成することとし、しかも、その側壁膜を形
成する条件として、如何なる場合にも、フォト・リソグ
ラフィ技術に依るパターニングや被膜の段差切れなどに
悪影響が現れないようにすることが可能な限界条件を開
示する。
して延在するゲート電極を形成するまでのプロセスには
標準的な従来の技法を適用してよいのであるが、ゲート
電極のエッジ側面は段差になるので、それを緩和する為
に側壁膜を形成することとし、しかも、その側壁膜を形
成する条件として、如何なる場合にも、フォト・リソグ
ラフィ技術に依るパターニングや被膜の段差切れなどに
悪影響が現れないようにすることが可能な限界条件を開
示する。
【００１７】図１は本発明の原理を説明する為のＤＲＡ
Ｍを表す要部切断側面図であり、図９及び図１０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
Ｍを表す要部切断側面図であり、図９及び図１０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
【００１８】図では、フィールド絶縁膜２上にワード線
であるゲート電極４2 及び４3 が延在し、そのエッジ側
面には、段差に緩徐な傾斜を付与する為の基礎となる側
壁膜２Ａが形成され、それ等を覆って層間絶縁膜７が形
成され、その上に蓄積電極となるべき多結晶シリコン膜
８を形成した状態が表されている。
であるゲート電極４2 及び４3 が延在し、そのエッジ側
面には、段差に緩徐な傾斜を付与する為の基礎となる側
壁膜２Ａが形成され、それ等を覆って層間絶縁膜７が形
成され、その上に蓄積電極となるべき多結晶シリコン膜
８を形成した状態が表されている。
【００１９】本発明者は、数多くの実験を行い、多結晶
シリコン膜８が厚い場合にも通常のフォト・リソグラフ
ィ技術にてパターニング可能とするには、前記段差に緩
徐な傾斜を付与する為の基礎となる側壁膜２Ａを形成す
るのに所定の条件が必要であり、それを無視して漫然と
形成しても良い結果は得られないことを見出した。
シリコン膜８が厚い場合にも通常のフォト・リソグラフ
ィ技術にてパターニング可能とするには、前記段差に緩
徐な傾斜を付与する為の基礎となる側壁膜２Ａを形成す
るのに所定の条件が必要であり、それを無視して漫然と
形成しても良い結果は得られないことを見出した。
【００２０】その実験に依れば、ゲート電極４2 ，４3
などの厚さをｄとし、また、側壁膜２Ａに於ける下地と
接する底面の厚さをａとすると、ａ＞ｄ、とすることが
必須であり、そのようにした後、現今のＤＲＡＭに必要
とされる耐圧を確保する為、標準的な厚さ例えば１００
０〔Å〕の層間絶縁膜を形成し、その上にかなり厚い多
結晶シリコン膜８を形成しても、それを通常のフォト・
リソグラフィ技術にて微細なパターニングを確実に実施
することができる。
などの厚さをｄとし、また、側壁膜２Ａに於ける下地と
接する底面の厚さをａとすると、ａ＞ｄ、とすることが
必須であり、そのようにした後、現今のＤＲＡＭに必要
とされる耐圧を確保する為、標準的な厚さ例えば１００
０〔Å〕の層間絶縁膜を形成し、その上にかなり厚い多
結晶シリコン膜８を形成しても、それを通常のフォト・
リソグラフィ技術にて微細なパターニングを確実に実施
することができる。
【００２１】厚さｄが例えば０．４〔μｍ〕以下である
とき、側壁膜２Ａの下端が下地と接する点でなす角度θ
を６０°以下にすれば、多結晶シリコン膜８に於ける厚
さが例えば０．５〔μｍ〕以上であっても、正確にパタ
ーニングすることができ、このような条件は、如何なる
場合にも、ａ＞ｄ、で律することができる。
とき、側壁膜２Ａの下端が下地と接する点でなす角度θ
を６０°以下にすれば、多結晶シリコン膜８に於ける厚
さが例えば０．５〔μｍ〕以上であっても、正確にパタ
ーニングすることができ、このような条件は、如何なる
場合にも、ａ＞ｄ、で律することができる。
【００２２】前記したようなことから、本発明に依る半
導体装置の製造方法に於いては、 （１）基板（例えばｐ型シリコン半導体基板１）表面に
対して実質的に垂直なエッジ側面をもち且つ段差を生成
する膜厚ｄをもった第一の導電体膜（例えば多結晶シリ
コンからなるゲート電極（ワード線）４1 など）を前記
基板上に形成する工程と、次いで、前記第一の導電体膜
を覆い且つ前記第一の導電体膜の前記膜厚ｄに比較して
厚い膜厚の絶縁膜（例えば二酸化シリコン膜）を形成す
る工程と、次いで、前記絶縁膜を異方性エッチングして
前記第一の導電体膜のエッジ側面に下地と接する底面の
厚さがａであって且つａ＞ｄの条件を維持した側壁膜
（例えば二酸化シリコンからなる側壁膜２Ａ）を形成す
る工程と、次いで、前記第一の導電体膜並びに前記側壁
膜を覆う層間絶縁膜（例えば二酸化シリコンからなる層
間絶縁膜７）を形成する工程と、次いで、前記層間絶縁
膜を覆う第二の導電体膜（例えば多結晶シリコン膜８）
を形成する工程と、次いで、所要パターンのマスクを形
成してから前記第二の導電体膜をエッチングして実質的
に垂直な側壁が前記第一の導電体膜上に位置するように
パターニングする（例えば蓄積電極８1Aなどの形成）工
程とが含まれてなることを特徴とする。
導体装置の製造方法に於いては、 （１）基板（例えばｐ型シリコン半導体基板１）表面に
対して実質的に垂直なエッジ側面をもち且つ段差を生成
する膜厚ｄをもった第一の導電体膜（例えば多結晶シリ
コンからなるゲート電極（ワード線）４1 など）を前記
基板上に形成する工程と、次いで、前記第一の導電体膜
を覆い且つ前記第一の導電体膜の前記膜厚ｄに比較して
厚い膜厚の絶縁膜（例えば二酸化シリコン膜）を形成す
る工程と、次いで、前記絶縁膜を異方性エッチングして
前記第一の導電体膜のエッジ側面に下地と接する底面の
厚さがａであって且つａ＞ｄの条件を維持した側壁膜
（例えば二酸化シリコンからなる側壁膜２Ａ）を形成す
る工程と、次いで、前記第一の導電体膜並びに前記側壁
膜を覆う層間絶縁膜（例えば二酸化シリコンからなる層
間絶縁膜７）を形成する工程と、次いで、前記層間絶縁
膜を覆う第二の導電体膜（例えば多結晶シリコン膜８）
を形成する工程と、次いで、所要パターンのマスクを形
成してから前記第二の導電体膜をエッチングして実質的
に垂直な側壁が前記第一の導電体膜上に位置するように
パターニングする（例えば蓄積電極８1Aなどの形成）工
程とが含まれてなることを特徴とする。
【００２３】
【作用】前記手段を採ることに依り、例えば、メモリ・
キャパシタに於ける蓄積電極を厚く形成して容量増加を
図ろうとする場合、蓄積電極となるべき厚い多結晶シリ
コン膜を精密に且つ再現性良好にパターニングすること
が可能であり、その実施に際しては、段差の原因となる
被膜の厚さ及び該被膜の側面に形成する側壁膜の厚さの
関係を考慮するのみで足り、半導体装置を高集積化する
のに適用して有効である。
キャパシタに於ける蓄積電極を厚く形成して容量増加を
図ろうとする場合、蓄積電極となるべき厚い多結晶シリ
コン膜を精密に且つ再現性良好にパターニングすること
が可能であり、その実施に際しては、段差の原因となる
被膜の厚さ及び該被膜の側面に形成する側壁膜の厚さの
関係を考慮するのみで足り、半導体装置を高集積化する
のに適用して有効である。
【００２４】図２乃至図８は本発明一実施例を解説する
為の工程要所に於ける半導体記憶装置を表す要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
為の工程要所に於ける半導体記憶装置を表す要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
【００２５】図２参照 ２−（１） 例えば、窒化シリコン膜及び二酸化シリコン膜を積層し
てなる耐酸化性マスクを用いた選択的熱酸化法（例えば
ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ型シリコ
ン半導体基板１上に二酸化シリコン膜からなるフィール
ド絶縁膜２を形成する。
てなる耐酸化性マスクを用いた選択的熱酸化法（例えば
ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ型シリコ
ン半導体基板１上に二酸化シリコン膜からなるフィール
ド絶縁膜２を形成する。
【００２６】２−（２） 前記耐酸化性マスクを除去してｐ型シリコン半導体基板
１の一部、即ち、活性領域を表出させた後、熱酸化法を
適用することに依り、厚さが例えば２００〔Å〕程度で
あるゲート絶縁膜３を形成する。
１の一部、即ち、活性領域を表出させた後、熱酸化法を
適用することに依り、厚さが例えば２００〔Å〕程度で
あるゲート絶縁膜３を形成する。
【００２７】２−（３） 化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば２０００〔Å〕程度である多結晶シリコン膜
を成長させる。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば２０００〔Å〕程度である多結晶シリコン膜
を成長させる。
【００２８】２−（４） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記多結晶シリコン膜のパターニングを行って、ゲート
電極４1 ，４2 ，４3 及びその他の電極・配線を形成す
る。
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
前記多結晶シリコン膜のパターニングを行って、ゲート
電極４1 ，４2 ，４3 及びその他の電極・配線を形成す
る。
【００２９】２−（５） イオン注入法を適用することに依って、ゲート電極４1
などをマスクとしてＡｓイオンの打ち込みを行い、セル
フ・アライメント方式に依るｎ+ 型ソース領域（図示せ
ず）及びｎ+ 型ドレイン領域６1Aを形成する。尚、この
際、ゲート電極４1 など諸電極・配線にも不純物が導入
されて導電性化されることは云うまでもない。
などをマスクとしてＡｓイオンの打ち込みを行い、セル
フ・アライメント方式に依るｎ+ 型ソース領域（図示せ
ず）及びｎ+ 型ドレイン領域６1Aを形成する。尚、この
際、ゲート電極４1 など諸電極・配線にも不純物が導入
されて導電性化されることは云うまでもない。
【００３０】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さが例えば３０００
〔Å〕程度である二酸化シリコン膜を形成する。
〔Å〕程度である二酸化シリコン膜を形成する。
【００３１】３−（２） エッチング・ガスをＣＦ4 ＋Ｏ2 ＋Ｈ2 とするＲＩＥ法
を適用することに依り、前記二酸化シリコン膜の異方性
エッチングを行い、平面に在る二酸化シリコン膜が全て
除去されるまで継続する。
を適用することに依り、前記二酸化シリコン膜の異方性
エッチングを行い、平面に在る二酸化シリコン膜が全て
除去されるまで継続する。
【００３２】この加工を施すことに依り、ゲート電極４
1 などの側面にのみ、表面が緩徐な傾斜面をなす側壁膜
２Ａが残留する。
1 などの側面にのみ、表面が緩徐な傾斜面をなす側壁膜
２Ａが残留する。
【００３３】ここに見られる側壁膜２Ａが前記した条
件、ａ＞ｄ、を満足していることは云うまでもない。因
みに、前記異方性エッチングを行った後の側壁膜２Ａの
底面に於ける厚さａは２４００〔Å〕であり、ゲート電
極４1 などの厚さｄは前記したとおり２０００〔Å〕で
ある。
件、ａ＞ｄ、を満足していることは云うまでもない。因
みに、前記異方性エッチングを行った後の側壁膜２Ａの
底面に於ける厚さａは２４００〔Å〕であり、ゲート電
極４1 などの厚さｄは前記したとおり２０００〔Å〕で
ある。
【００３４】図４参照 ４−（１） ＣＶＤ法を適用することに依り、厚さが例えば１０００
〔Å〕程度である二酸化シリコンからなる層間絶縁膜７
を形成する。
〔Å〕程度である二酸化シリコンからなる層間絶縁膜７
を形成する。
【００３５】図５参照 ５−（１） 通常のフォト・リソグラフィ技術を適用することに依
り、層間絶縁膜７及びゲート絶縁膜３のエッチングを行
い、メモリ・キャパシタの蓄積電極コンタクト窓である
開口７Ａを形成し、ドレイン領域６1Aなどの一部を表出
させる。
り、層間絶縁膜７及びゲート絶縁膜３のエッチングを行
い、メモリ・キャパシタの蓄積電極コンタクト窓である
開口７Ａを形成し、ドレイン領域６1Aなどの一部を表出
させる。
【００３６】図６参照 ６−（１） ＣＶＤ法を適用することに依り、厚さが例えば０．５
〔μｍ〕程度である多結晶シリコン膜８を形成する。
〔μｍ〕程度である多結晶シリコン膜８を形成する。
【００３７】６−（２） イオン注入法を適用することに依り、例えばＡｓイオン
を打ち込んで多結晶シリコン膜８を導電性化する。
を打ち込んで多結晶シリコン膜８を導電性化する。
【００３８】図７参照 ７−（１） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜８の
パターニングを行ってメモリ・キャパシタに於ける一方
の電極である蓄積電極８1A，８1Bなどを形成する。
ロセス並びにエッチング・ガスをＣＣｌ4 ／Ｏ2 とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜８の
パターニングを行ってメモリ・キャパシタに於ける一方
の電極である蓄積電極８1A，８1Bなどを形成する。
【００３９】この蓄積電極８1Aなどの平面の面積と側面
の面積は殆ど等しく、メモリ・セルの平面の面積が１０
〔μｍ2 〕以下である場合、全体の面積は７〔μｍ2 〕
以上にすることができる。
の面積は殆ど等しく、メモリ・セルの平面の面積が１０
〔μｍ2 〕以下である場合、全体の面積は７〔μｍ2 〕
以上にすることができる。
【００４０】ところで、多結晶シリコン膜８のパターニ
ングを行う場合、本発明では、例えばゲート電極４2 と
４3 との間に側壁膜２Ａが存在し、しかも、前記したよ
うに、ａ＞ｄ、なる条件下にある為、その間隙は、側壁
膜２Ａがないか、或いは、あっても、ａ＞ｄ、なる条件
下にない場合に比較して著しく狭くなっている。
ングを行う場合、本発明では、例えばゲート電極４2 と
４3 との間に側壁膜２Ａが存在し、しかも、前記したよ
うに、ａ＞ｄ、なる条件下にある為、その間隙は、側壁
膜２Ａがないか、或いは、あっても、ａ＞ｄ、なる条件
下にない場合に比較して著しく狭くなっている。
【００４１】従って、その狭い間隙の影響を反映した層
間絶縁膜７に現れた間隙も狭いものとなっているから、
そこに入り込んだ多結晶シリコン膜８の一部の量は、側
壁膜２Ａが存在しない場合に比較して大変に少ないの
で、前記多結晶シリコン膜８のパターニングを行う際の
オーバ・エッチング量は少なくて済むから、エッチング
結果は良好なものとなる。
間絶縁膜７に現れた間隙も狭いものとなっているから、
そこに入り込んだ多結晶シリコン膜８の一部の量は、側
壁膜２Ａが存在しない場合に比較して大変に少ないの
で、前記多結晶シリコン膜８のパターニングを行う際の
オーバ・エッチング量は少なくて済むから、エッチング
結果は良好なものとなる。
【００４２】また、側壁膜２Ａがないか、或いは、あっ
ても、ａ＞ｄ、なる条件を満たしていない場合では、ゲ
ート電極４2 などのエッジ及びその側面を覆う層間絶縁
膜７は、かなり急峻に立ち下がることになるので、多結
晶シリコン膜８をパターニングする為のマスクがずれ
て、例えば蓄積電極８1Aのエッジが図に矢印で示した近
傍に位置した場合には、蓄積電極８1Aのエッジと層間絶
縁膜７との立ち上がり部分との狭間で多結晶シリコン膜
８のエッチング残渣を生じたり、或いは、多結晶シリコ
ン膜８のエッジに先鋭な突起が生じてしまい、そこに電
界集中が起こったり、或いは、その上に形成する誘電体
膜などのカバレイジに問題を生じることになる。
ても、ａ＞ｄ、なる条件を満たしていない場合では、ゲ
ート電極４2 などのエッジ及びその側面を覆う層間絶縁
膜７は、かなり急峻に立ち下がることになるので、多結
晶シリコン膜８をパターニングする為のマスクがずれ
て、例えば蓄積電極８1Aのエッジが図に矢印で示した近
傍に位置した場合には、蓄積電極８1Aのエッジと層間絶
縁膜７との立ち上がり部分との狭間で多結晶シリコン膜
８のエッチング残渣を生じたり、或いは、多結晶シリコ
ン膜８のエッジに先鋭な突起が生じてしまい、そこに電
界集中が起こったり、或いは、その上に形成する誘電体
膜などのカバレイジに問題を生じることになる。
【００４３】本発明では、ａ＞ｄ、なる側壁膜２Ａの存
在で、前記したような問題には一切無縁である。
在で、前記したような問題には一切無縁である。
【００４４】図８（及び図９）参照 ８−（１） 湿性雰囲気中に於いて熱酸化法を適用することに依り、
蓄積電極８1Aなどの表面に厚さが例えば１００〔Å〕程
度である二酸化シリコンからなるメモリ・キャパシタの
誘電体膜９1A，９1Bなどを形成する。
蓄積電極８1Aなどの表面に厚さが例えば１００〔Å〕程
度である二酸化シリコンからなるメモリ・キャパシタの
誘電体膜９1A，９1Bなどを形成する。
【００４５】８−（２） この後、通常の技法を適用することに依り、多結晶シリ
コン膜からなるセル・プレートと呼ばれるメモリ・キャ
パシタに於ける他方の電極である対向電極（例えば図９
の対向電極１０1 ）、二酸化シリコンからなる層間絶縁
膜（例えば図９の層間絶縁膜１１）、ポリサイドからな
るビット線（例えば図９のビット線１２1 ）、ＰＳＧか
らなる層間絶縁膜（例えば図９の層間絶縁膜１３）、Ａ
ｌからなるワード線の一部をなしている電極・配線（例
えば図９の電極・配線１４）などを形成する。
コン膜からなるセル・プレートと呼ばれるメモリ・キャ
パシタに於ける他方の電極である対向電極（例えば図９
の対向電極１０1 ）、二酸化シリコンからなる層間絶縁
膜（例えば図９の層間絶縁膜１１）、ポリサイドからな
るビット線（例えば図９のビット線１２1 ）、ＰＳＧか
らなる層間絶縁膜（例えば図９の層間絶縁膜１３）、Ａ
ｌからなるワード線の一部をなしている電極・配線（例
えば図９の電極・配線１４）などを形成する。
【００４６】前記説明した実施例に於いては、側壁膜２
Ａをａ＞ｄとして設けたことが影響して蓄積電極８1Aな
どが精密にパターニングされ、それ以後の工程に悪影響
を与えていないことは勿論である。
Ａをａ＞ｄとして設けたことが影響して蓄積電極８1Aな
どが精密にパターニングされ、それ以後の工程に悪影響
を与えていないことは勿論である。
【００４７】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、膜厚ｄをもった第一の導電体膜を基板上に形成
し、第一の導電体膜を覆い且つ第一の導電体膜の膜厚ｄ
に比較して厚い膜厚の絶縁膜を形成し、絶縁膜を異方性
エッチングして第一の導電体膜のエッジ側面に下地と接
する底面の厚さがａであって且つａ＞ｄの条件を維持し
た側壁膜を形成し、第一の導電体膜並びに側壁膜を覆う
層間絶縁膜を形成し、層間絶縁膜を覆う第二の導電体膜
を形成し、所要パターンをもつマスクを形成してから第
二の導電体膜をエッチングして実質的に垂直な側壁が第
一の導電体膜上に位置するようにパターニングする。
いては、膜厚ｄをもった第一の導電体膜を基板上に形成
し、第一の導電体膜を覆い且つ第一の導電体膜の膜厚ｄ
に比較して厚い膜厚の絶縁膜を形成し、絶縁膜を異方性
エッチングして第一の導電体膜のエッジ側面に下地と接
する底面の厚さがａであって且つａ＞ｄの条件を維持し
た側壁膜を形成し、第一の導電体膜並びに側壁膜を覆う
層間絶縁膜を形成し、層間絶縁膜を覆う第二の導電体膜
を形成し、所要パターンをもつマスクを形成してから第
二の導電体膜をエッチングして実質的に垂直な側壁が第
一の導電体膜上に位置するようにパターニングする。
【００４８】前記構成を採ることに依り、例えば、メモ
リ・キャパシタに於ける蓄積電極を厚く形成して容量増
加を図るようにする際、蓄積電極となるべき厚い多結晶
シリコン膜を精密且つ再現性良好にパターニングするこ
とが可能となって、半導体装置を高集積化する為に有効
であり、また、その構造を実現させる為には、段差の原
因となる被膜の厚さと該被膜の側面に形成する側壁膜の
厚さとの関係を考慮するのみで足りるので、その実施に
何らの困難もない。
リ・キャパシタに於ける蓄積電極を厚く形成して容量増
加を図るようにする際、蓄積電極となるべき厚い多結晶
シリコン膜を精密且つ再現性良好にパターニングするこ
とが可能となって、半導体装置を高集積化する為に有効
であり、また、その構造を実現させる為には、段差の原
因となる被膜の厚さと該被膜の側面に形成する側壁膜の
厚さとの関係を考慮するのみで足りるので、その実施に
何らの困難もない。
【図１】本発明の原理を説明する為のＤＲＡＭを表す要
部切断側面図である。
部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置を表す要部切断側面図である。
る半導体記憶装置を表す要部切断側面図である。
【図９】実用化されているダイナミック・ランダム・ア
クセス・メモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を説明する
為の要部切断側面図である。
クセス・メモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を説明する
為の要部切断側面図である。
【図１０】メモリ・キャパシタ容量を確保する為の対策
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図である。
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図である。
１ 半導体基板 ２ フィールド絶縁膜 ２Ａ 側壁膜 ３ ゲート絶縁膜 ４1 ゲート電極（ワード線） ４2 ゲート電極（ワード線） ４3 ゲート電極（ワード線） ５1A ｎ+ 型ソース領域 ６1A ｎ+ 型ドレイン領域 ６1B ｎ+ 型ドレイン領域 ７ 層間絶縁膜 ７Ａ 開口 ８ 多結晶シリコン膜 ８1A 蓄積電極 ８1B 蓄積電極 ９1A 誘電体膜 ９1B 誘電体膜 １０1 対向電極 １１ 層間絶縁膜 １２1 ビット線 １３ 層間絶縁膜 １４ 電極・配線 ａ 側壁膜が下地と接する底面の厚さ ｄ ゲート電極の厚さ Ｓ 蓄積電極の厚さ θ 側壁膜の下端が下地と接する点でなす角度
Claims (1)
- 【請求項１】基板表面に対して実質的に垂直なエッジ側
面をもち且つ段差を生成する膜厚ｄをもつた第一の導電
体膜を前記基板上に形成する工程と、 次いで、前記第一の導電体膜を覆い且つ前記第一の導電
体膜の前記膜厚ｄに比較して厚い膜厚の絶縁膜を形成す
る工程と、 次いで、前記絶縁膜を異方性エッチングして前記第一の
導電体膜のエッジ側面に下地と接する底面の厚さがａで
あって且つａ＞ｄの条件を維持した側壁膜を形成する工
程と、 次いで、前記第一の導電体膜並びに前記側壁膜を覆う層
間絶縁膜を形成する工程と、 次いで、前記層間絶縁膜を覆う第二の導電体膜を形成す
る工程と、 次いで、所要パターンをもつマスクを形成してから前記
第二の導電体膜をエッチングして実質的に垂直な側壁が
前記第一の導電体膜上に位置するようにパターニングす
る工程とが含まれてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06179865A JP3076951B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06179865A JP3076951B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286461A Division JPH01129440A (ja) | 1987-11-14 | 1987-11-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147332A true JPH07147332A (ja) | 1995-06-06 |
| JP3076951B2 JP3076951B2 (ja) | 2000-08-14 |
Family
ID=16073269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06179865A Expired - Lifetime JP3076951B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076951B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6153938U (ja) * | 1984-09-11 | 1986-04-11 | ||
| JPS62190869A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
-
1994
- 1994-08-01 JP JP06179865A patent/JP3076951B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6153938U (ja) * | 1984-09-11 | 1986-04-11 | ||
| JPS62190869A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076951B2 (ja) | 2000-08-14 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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