JP3562895B2 - ランディングパッドを有する半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は高集積半導体メモリ装置の製造方法に係り、特に多段階の蝕刻を利用して高い横縦比を有するコンタクトホールにトロフィー形のランディングパッドを形成する方法に関する。
【０００２】
【従来の技術】
高集積メモリ素子のデザインルールは１Ｍｂｉｔ−級ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）時代の約１μｍ水準から、１Ｇｂｉｔ−級ＤＲＡＭでは約０、１５μｍの水準まで小さくなっている。
【０００３】
これにより、シリコンに対する電気的の接触部であるコンタクトホールのサイズも徐々に縮小されていて、垂直方向へは三次元のキャパシタの構造等を使用することにより横縦比も徐々に高くなる傾向を示している。このようなコンタクトホールの直径の縮小及び高い横縦比は後続の写真蝕刻工程に大きく負担になっている。従って、写真蝕刻工程を正確にアラインメントして進行しないと所望の位置にコンタクトホールの形成ができなく、しかも横縦比が大きい場合はコンタクトホールの蝕刻が層間絶縁膜を完全に除去する前に止まる現象も観察された。
【０００４】
従来のＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭに基づき説明すれば次のようである。埋没コンタクト（ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：以下、ＢＣと称する）のサイズが縮小され横縦比が大きくなると共に、６４Ｍ ＤＲＡＭ級のデザインルールの製品では写真蝕刻工程のアラインメントマジンを確保する目的でＢＣ蝕刻を一回で済まさなくランディングパッドを利用して安定したＢＣを形成する技術が提案された。この技術は通常、単一工程でビットラインとの接触のためのビットライン用のランディングパッドとストレージノードとの接触のためのストレージノード用のランディングパッドを同時に形成してくれる方法を使用するが、これによりＢＣ形成時の蝕刻工程の蝕刻の深さを減らし、写真蝕刻工程のアラインメントマジンも確保することが出来た。
【０００５】
しかし、集積度の増加に因してデザインルールがさらに制限されることにより前記ランディングパッドの間の間隔が０、１μｍ内外に減少されるのでストリンガやブリッジの発生を抑制することが現実的に非常に難しくなった。
【０００６】
このようなデザインルールの制限のために発生するストリンガやブリッジ現象を抑制するための方案として、主にビットライン用のランディングパッドのみ形成し、ストレージノード用のＢＣはセルフアラインによって直接半導体基板の活性領域に連結させる方法が提案された。
【０００７】
図１は前述の方法によってランディングパッドの上に形成されたビットライン用のＢＣとセルフアラインを利用したストレージノード用のＢＣを具備したＤＲＡＭセルを示したものである。
【０００８】
図１を参照し、半導体基板１上に形成されたゲート酸化膜３、不純物がドーピングされた多結晶シリコン５とシリサイド７が積層されたポリサイド構造のゲート、前記ゲートキャッピングのための絶縁膜９及び第１側壁のスペーサ１１と、これらの構造物の間の基板１の内に形成されたソース／ドレイン領域（図示せず）を具備してトランジスターが形成されていて、前記トランジスターの所定のゲートの間に形成されたビットライン用のランディングパッド１３、これらの全面に形成された第１層間絶縁膜１５、前記第１層間絶縁膜１５を貫通して前記ランディングパッド１３に接触されるビットライン１７、結果物の全面に堆積される第２層間絶縁膜１９前記第１及び第２層間絶縁膜１５、１９を貫通するコンタクトホールの側壁を保護する第２側壁のスペーサ２１及び前記コンタクトホールを通してトランジスターのソース／ドレイン領域に接触されるストレージノード２３を具備する。
【０００９】
しかし、前述の従来の技術による方法でＢＣを形成する場合、１Ｇｂｉｔ−級ＤＲＡＭのデザインルールではＢＣの横縦比が６以上になるので前記層間絶縁膜１５、１７を完全に除去する前にも蝕刻が中断され、コンタクトホールが完全に開口されない現象が発生している。また、前記ストレージノード用のＢＣは半導体基板との間にランディングパッドを使用しないので写真蝕刻工程での充分なアラインメントマジンも確保することができない。
【００１０】
【発明が解決しようとする課題】
本発明の目的は前述のストリンガやブリッジ現象の発生素地を減らし、ストレージノード用のＢＣを形成するための蝕刻工程のアラインメントマジンを充分に確保し、横縦比を低くしてストレージノード用のコンタクトホールが良好にオープンされるようにするトロフィー形のランディングパッドを有する半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明はトランジスター及びビットラインとの接触のためのビットライン用のランディングパッドが形成されている半導体基板の全面に前記トランジスターのゲートと前記ランディングパッドが充分に被覆されうるほどの厚さを有する第１層間絶縁膜を形成する段階と、ストレージ電極を前記トランジスターのソース／ドレイン領域に接触させるためのストレージ電極用のランディングパッドを形成するために前記第１層間絶縁膜を相異なる蝕刻方法を使用した第２段階の蝕刻工程を通してトロフィーの形を有するコンタクトホールを形成する段階と、前記コンタクトホールに第１導電物質を埋込んでトロフィー形のストレージ電極用のランディングパッドを形成する段階と、前記ビットライン用のランディングパッドとの接触のためのビットラインを形成する段階と、前記ストレージ電極用のランディングパッドとの接触のためのストレージ電極を形成する段階を含むことを特徴とする。
【００１２】
望ましくは、前記トロフィーの形のコンタクトホールを形成するための２段階の蝕刻工程の内、１段階の蝕刻工程は湿式蝕刻法による等方性蝕刻として行われ、２段階の蝕刻工程は乾式蝕刻による異方性蝕刻として行われる。
【００１３】
また、前記１段階の等方性蝕刻による蝕刻プロファイルは約５００〜１５００Åの深さと２５００〜４０００Åほどの直径を有するテーパされた半球形を有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付の図面に基づき本発明の望ましい実施例をより詳しく説明する。 図２（Ａ）乃至図４（Ｇ）は本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【００１５】
図２（Ａ）はトランジスター及びビットライン用のランディングパッドが形成されている半導体基板１０１の全面に第１層間絶縁膜１１５を堆積させる段階を示す。
【００１６】
前記トランジスターは半導体基板１０１の上に形成されたゲート酸化膜１０３と、不純物がドーピングされた多結晶シリコン１０５とシリサイド１０７が積層されたポリサイド構造のゲートと、前記ゲートキャッピングのための絶縁膜１０９と、第１側壁のスペーサ１１１と、これらの構造物の間の基板の内部に形成されたソース／ドレイン領域（図示せず）を含む。前記トランジスターの所定のゲートの間には通常の写真蝕刻工程を利用して後述のビットラインとの接触のためのランディングパッド１１３が形成される。
【００１７】
引き続き、前記結果物の全面に前記トランジスターのゲートと前記ランディングパッド１１３が充分に被覆されうるほどの厚さ、例えば、約１０００〜４０００ÅのＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａ ｇｌａｓｓ）やＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａ ｇｌａｓｓ）を塗布して第１層間絶縁膜１１５を形成する。
【００１８】
図２（Ｂ）はトロフィー形のストレージ電極用のランディングパッドを製作するための第１段階の蝕刻工程を示す。
【００１９】
まず、所定の感光膜パターン１１７をマスクとして利用し、前記第１層間絶縁膜１１５をＢ．Ｏ．Ｅ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）のような蝕刻液を使用する湿式蝕刻法で等方性蝕刻する。この際、本工程の第１段階の等方性蝕刻を行った後の蝕刻のプロファイルは図２（Ｂ）に示されたように、蝕刻部位の横方向が縦方向より広い幅を有するテーパされた半球形を有する。例えば、前記感光膜パターン１１７によって露出された第１層間絶縁膜１１５を約５００〜１５００Åの深さで湿式蝕刻を進行すれば２５００〜４０００Åほどの直径を有するテーパされたパターン１１９を得ることが出来る。
【００２０】
この際、前記第１段階の蝕刻工程には乾式蝕刻も利用しうる。乾式蝕刻を利用する場合には、コンタクトホールの側壁の傾斜を最大限緩慢にするが、開口部の直径が約２５００〜４０００Åほどを有するように工程条件を調節すれば良い。図２（Ｃ）は第２段階の異方性蝕刻工程を利用してトロフィーの形を有するコンタクトホール１２１を形成する段階を示す。
【００２１】
前記感光膜パターン１１７をそのまま利用して残留された第１層間絶縁膜１１５を乾式蝕刻法を利用した異方性蝕刻で除去してトロフィー形のコンタクトホール１２１を形成する。
【００２２】
本工程の多段階の蝕刻により結果的に横縦比が低くなることにより、蝕刻が中断されてコンタクトホールが完全に開口されない現象を防止しうる。また、前記第１段階の湿式蝕刻によってコンタクトホール１２１の上部の直径が広くなることにより、蝕刻工程のアラインメントマジンが改善される。
【００２３】
図３（Ｄ）は前記コンタクトホール１２１に第１導電物質を埋没し、トロフィー形のストレージ電極用のランディングパッド１２３を形成する段階を示す。
【００２４】
まず、前記感光膜パターン１１７を除去した後、前記コンタクトホール１２１が充分に被覆されうるほどに第１導電物、例えば、ドーピングされた多結晶シリコンまたはタングステンを堆積する。引続き、前記第１層間絶縁膜１１５を蝕刻中止膜として利用したエッチバックや第１層間絶縁膜１１５を練磨中止膜として利用した機械化学的の練磨工程を実施して前記コンタクトホール１２１にのみドーピングされた多結晶シリコンが埋込まれるようにしてトロフィー形のストレージ電極用のランディングパッド１２３を完成する。この際、前記ストレージ電極用のランディングパッド１２３は前記ビットライン用のランディングパッド１１３とは違う段差を有し、別の蝕刻工程を通して形成されるので前記ランディングパッド１１３、１２３の間で発生するストリンガやブリッジ現象のような不良を防止しうる。
【００２５】
図３（Ｅ）はビットライン１２５を形成する段階を示す。
前記結果物の全面に第２層間絶縁膜１２４としてＢＰＳＧまたはＵＳＧ を約１０００〜３０００Åほどの厚さで蒸着した後、前記第１及び第２層間絶縁膜１１５、１２４を貫通し、前記ビットライン用のランディングパッド１１３と接触するビットライン１２５を形成する。前記ビットライン１２５は多結晶シリコンとシリサイドが積層された二階構造のポリサイドで構成される。
【００２６】
図３（Ｆ）はストレージ電極用のコンタクトホール１２９を形成する段階を示す。
前記ビットライン１２５の全面に１０００〜３０００Åほどの厚さを有するＢＰＳＧを蒸着する。次いで、前記ストレージノード用のランディングパッド１２３の一部が露出されるように第２及び第３層間絶縁膜１２４、１２７を乾式蝕刻してコンタクトホール１２９を形成する。本工程では前記ストレージノード用のランディングパッド１２３の表面が露出されるまでのみ蝕刻工程を行うのでＢＣ形成の工程が安定的に行われうる。従って、ストレージ電極用のランディングパッド１２３が横縦比を改善する役割をする。また、前記トロフィー形のストレージ電極用のランディングパッド１２３の上部が広い直径を有することにより蝕刻工程のアラインメントマジンが改善される。
【００２７】
図４はストレージ電極１３１を形成する段階を示す。第２導電膜の蒸着の後、通常の写真蝕刻工程を通して電極パターンを形成する。
【００２８】
以降の誘電膜の蒸着工程、プレート電極の形成工程及び配線等の工程は通常の半導体装置の製造と同一である。
【００２９】
【発明の効果】
以上、説明したように本発明によれば、ストレージノード用のランディングパッドが多段階の蝕刻工程によって形成され、前記ビットライン用のランディングパッドとは違う段差で別の写真蝕刻工程を通して形成されることにより、ランディングパッドの間のストリンガやブリッジ現象を防止しうる。
【００３０】
さらに、多段階の蝕刻に因したトロフィーの形のランディングパッドを具備することにより充分のアラインメントマージンの確保は勿論、横縦比を低くして蝕刻の中断なしに安定的にＢＣを形成しうる。その結果、次世代の半導体装置のＧｂｉｔ級ＤＲＡＭに非常に有用に適用しうる。
【図面の簡単な説明】
【図１】従来の技術によって製作されたビットライン用のランディングパッドを具備したＤＲＡＭセルを概略的に示した断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【図３】（Ｄ）〜（Ｆ）は、本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【図４】本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【発明の属する技術分野】
本発明は高集積半導体メモリ装置の製造方法に係り、特に多段階の蝕刻を利用して高い横縦比を有するコンタクトホールにトロフィー形のランディングパッドを形成する方法に関する。
【０００２】
【従来の技術】
高集積メモリ素子のデザインルールは１Ｍｂｉｔ−級ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）時代の約１μｍ水準から、１Ｇｂｉｔ−級ＤＲＡＭでは約０、１５μｍの水準まで小さくなっている。
【０００３】
これにより、シリコンに対する電気的の接触部であるコンタクトホールのサイズも徐々に縮小されていて、垂直方向へは三次元のキャパシタの構造等を使用することにより横縦比も徐々に高くなる傾向を示している。このようなコンタクトホールの直径の縮小及び高い横縦比は後続の写真蝕刻工程に大きく負担になっている。従って、写真蝕刻工程を正確にアラインメントして進行しないと所望の位置にコンタクトホールの形成ができなく、しかも横縦比が大きい場合はコンタクトホールの蝕刻が層間絶縁膜を完全に除去する前に止まる現象も観察された。
【０００４】
従来のＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭに基づき説明すれば次のようである。埋没コンタクト（ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：以下、ＢＣと称する）のサイズが縮小され横縦比が大きくなると共に、６４Ｍ ＤＲＡＭ級のデザインルールの製品では写真蝕刻工程のアラインメントマジンを確保する目的でＢＣ蝕刻を一回で済まさなくランディングパッドを利用して安定したＢＣを形成する技術が提案された。この技術は通常、単一工程でビットラインとの接触のためのビットライン用のランディングパッドとストレージノードとの接触のためのストレージノード用のランディングパッドを同時に形成してくれる方法を使用するが、これによりＢＣ形成時の蝕刻工程の蝕刻の深さを減らし、写真蝕刻工程のアラインメントマジンも確保することが出来た。
【０００５】
しかし、集積度の増加に因してデザインルールがさらに制限されることにより前記ランディングパッドの間の間隔が０、１μｍ内外に減少されるのでストリンガやブリッジの発生を抑制することが現実的に非常に難しくなった。
【０００６】
このようなデザインルールの制限のために発生するストリンガやブリッジ現象を抑制するための方案として、主にビットライン用のランディングパッドのみ形成し、ストレージノード用のＢＣはセルフアラインによって直接半導体基板の活性領域に連結させる方法が提案された。
【０００７】
図１は前述の方法によってランディングパッドの上に形成されたビットライン用のＢＣとセルフアラインを利用したストレージノード用のＢＣを具備したＤＲＡＭセルを示したものである。
【０００８】
図１を参照し、半導体基板１上に形成されたゲート酸化膜３、不純物がドーピングされた多結晶シリコン５とシリサイド７が積層されたポリサイド構造のゲート、前記ゲートキャッピングのための絶縁膜９及び第１側壁のスペーサ１１と、これらの構造物の間の基板１の内に形成されたソース／ドレイン領域（図示せず）を具備してトランジスターが形成されていて、前記トランジスターの所定のゲートの間に形成されたビットライン用のランディングパッド１３、これらの全面に形成された第１層間絶縁膜１５、前記第１層間絶縁膜１５を貫通して前記ランディングパッド１３に接触されるビットライン１７、結果物の全面に堆積される第２層間絶縁膜１９前記第１及び第２層間絶縁膜１５、１９を貫通するコンタクトホールの側壁を保護する第２側壁のスペーサ２１及び前記コンタクトホールを通してトランジスターのソース／ドレイン領域に接触されるストレージノード２３を具備する。
【０００９】
しかし、前述の従来の技術による方法でＢＣを形成する場合、１Ｇｂｉｔ−級ＤＲＡＭのデザインルールではＢＣの横縦比が６以上になるので前記層間絶縁膜１５、１７を完全に除去する前にも蝕刻が中断され、コンタクトホールが完全に開口されない現象が発生している。また、前記ストレージノード用のＢＣは半導体基板との間にランディングパッドを使用しないので写真蝕刻工程での充分なアラインメントマジンも確保することができない。
【００１０】
【発明が解決しようとする課題】
本発明の目的は前述のストリンガやブリッジ現象の発生素地を減らし、ストレージノード用のＢＣを形成するための蝕刻工程のアラインメントマジンを充分に確保し、横縦比を低くしてストレージノード用のコンタクトホールが良好にオープンされるようにするトロフィー形のランディングパッドを有する半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明はトランジスター及びビットラインとの接触のためのビットライン用のランディングパッドが形成されている半導体基板の全面に前記トランジスターのゲートと前記ランディングパッドが充分に被覆されうるほどの厚さを有する第１層間絶縁膜を形成する段階と、ストレージ電極を前記トランジスターのソース／ドレイン領域に接触させるためのストレージ電極用のランディングパッドを形成するために前記第１層間絶縁膜を相異なる蝕刻方法を使用した第２段階の蝕刻工程を通してトロフィーの形を有するコンタクトホールを形成する段階と、前記コンタクトホールに第１導電物質を埋込んでトロフィー形のストレージ電極用のランディングパッドを形成する段階と、前記ビットライン用のランディングパッドとの接触のためのビットラインを形成する段階と、前記ストレージ電極用のランディングパッドとの接触のためのストレージ電極を形成する段階を含むことを特徴とする。
【００１２】
望ましくは、前記トロフィーの形のコンタクトホールを形成するための２段階の蝕刻工程の内、１段階の蝕刻工程は湿式蝕刻法による等方性蝕刻として行われ、２段階の蝕刻工程は乾式蝕刻による異方性蝕刻として行われる。
【００１３】
また、前記１段階の等方性蝕刻による蝕刻プロファイルは約５００〜１５００Åの深さと２５００〜４０００Åほどの直径を有するテーパされた半球形を有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付の図面に基づき本発明の望ましい実施例をより詳しく説明する。 図２（Ａ）乃至図４（Ｇ）は本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【００１５】
図２（Ａ）はトランジスター及びビットライン用のランディングパッドが形成されている半導体基板１０１の全面に第１層間絶縁膜１１５を堆積させる段階を示す。
【００１６】
前記トランジスターは半導体基板１０１の上に形成されたゲート酸化膜１０３と、不純物がドーピングされた多結晶シリコン１０５とシリサイド１０７が積層されたポリサイド構造のゲートと、前記ゲートキャッピングのための絶縁膜１０９と、第１側壁のスペーサ１１１と、これらの構造物の間の基板の内部に形成されたソース／ドレイン領域（図示せず）を含む。前記トランジスターの所定のゲートの間には通常の写真蝕刻工程を利用して後述のビットラインとの接触のためのランディングパッド１１３が形成される。
【００１７】
引き続き、前記結果物の全面に前記トランジスターのゲートと前記ランディングパッド１１３が充分に被覆されうるほどの厚さ、例えば、約１０００〜４０００ÅのＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａ ｇｌａｓｓ）やＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａ ｇｌａｓｓ）を塗布して第１層間絶縁膜１１５を形成する。
【００１８】
図２（Ｂ）はトロフィー形のストレージ電極用のランディングパッドを製作するための第１段階の蝕刻工程を示す。
【００１９】
まず、所定の感光膜パターン１１７をマスクとして利用し、前記第１層間絶縁膜１１５をＢ．Ｏ．Ｅ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）のような蝕刻液を使用する湿式蝕刻法で等方性蝕刻する。この際、本工程の第１段階の等方性蝕刻を行った後の蝕刻のプロファイルは図２（Ｂ）に示されたように、蝕刻部位の横方向が縦方向より広い幅を有するテーパされた半球形を有する。例えば、前記感光膜パターン１１７によって露出された第１層間絶縁膜１１５を約５００〜１５００Åの深さで湿式蝕刻を進行すれば２５００〜４０００Åほどの直径を有するテーパされたパターン１１９を得ることが出来る。
【００２０】
この際、前記第１段階の蝕刻工程には乾式蝕刻も利用しうる。乾式蝕刻を利用する場合には、コンタクトホールの側壁の傾斜を最大限緩慢にするが、開口部の直径が約２５００〜４０００Åほどを有するように工程条件を調節すれば良い。図２（Ｃ）は第２段階の異方性蝕刻工程を利用してトロフィーの形を有するコンタクトホール１２１を形成する段階を示す。
【００２１】
前記感光膜パターン１１７をそのまま利用して残留された第１層間絶縁膜１１５を乾式蝕刻法を利用した異方性蝕刻で除去してトロフィー形のコンタクトホール１２１を形成する。
【００２２】
本工程の多段階の蝕刻により結果的に横縦比が低くなることにより、蝕刻が中断されてコンタクトホールが完全に開口されない現象を防止しうる。また、前記第１段階の湿式蝕刻によってコンタクトホール１２１の上部の直径が広くなることにより、蝕刻工程のアラインメントマジンが改善される。
【００２３】
図３（Ｄ）は前記コンタクトホール１２１に第１導電物質を埋没し、トロフィー形のストレージ電極用のランディングパッド１２３を形成する段階を示す。
【００２４】
まず、前記感光膜パターン１１７を除去した後、前記コンタクトホール１２１が充分に被覆されうるほどに第１導電物、例えば、ドーピングされた多結晶シリコンまたはタングステンを堆積する。引続き、前記第１層間絶縁膜１１５を蝕刻中止膜として利用したエッチバックや第１層間絶縁膜１１５を練磨中止膜として利用した機械化学的の練磨工程を実施して前記コンタクトホール１２１にのみドーピングされた多結晶シリコンが埋込まれるようにしてトロフィー形のストレージ電極用のランディングパッド１２３を完成する。この際、前記ストレージ電極用のランディングパッド１２３は前記ビットライン用のランディングパッド１１３とは違う段差を有し、別の蝕刻工程を通して形成されるので前記ランディングパッド１１３、１２３の間で発生するストリンガやブリッジ現象のような不良を防止しうる。
【００２５】
図３（Ｅ）はビットライン１２５を形成する段階を示す。
前記結果物の全面に第２層間絶縁膜１２４としてＢＰＳＧまたはＵＳＧ を約１０００〜３０００Åほどの厚さで蒸着した後、前記第１及び第２層間絶縁膜１１５、１２４を貫通し、前記ビットライン用のランディングパッド１１３と接触するビットライン１２５を形成する。前記ビットライン１２５は多結晶シリコンとシリサイドが積層された二階構造のポリサイドで構成される。
【００２６】
図３（Ｆ）はストレージ電極用のコンタクトホール１２９を形成する段階を示す。
前記ビットライン１２５の全面に１０００〜３０００Åほどの厚さを有するＢＰＳＧを蒸着する。次いで、前記ストレージノード用のランディングパッド１２３の一部が露出されるように第２及び第３層間絶縁膜１２４、１２７を乾式蝕刻してコンタクトホール１２９を形成する。本工程では前記ストレージノード用のランディングパッド１２３の表面が露出されるまでのみ蝕刻工程を行うのでＢＣ形成の工程が安定的に行われうる。従って、ストレージ電極用のランディングパッド１２３が横縦比を改善する役割をする。また、前記トロフィー形のストレージ電極用のランディングパッド１２３の上部が広い直径を有することにより蝕刻工程のアラインメントマジンが改善される。
【００２７】
図４はストレージ電極１３１を形成する段階を示す。第２導電膜の蒸着の後、通常の写真蝕刻工程を通して電極パターンを形成する。
【００２８】
以降の誘電膜の蒸着工程、プレート電極の形成工程及び配線等の工程は通常の半導体装置の製造と同一である。
【００２９】
【発明の効果】
以上、説明したように本発明によれば、ストレージノード用のランディングパッドが多段階の蝕刻工程によって形成され、前記ビットライン用のランディングパッドとは違う段差で別の写真蝕刻工程を通して形成されることにより、ランディングパッドの間のストリンガやブリッジ現象を防止しうる。
【００３０】
さらに、多段階の蝕刻に因したトロフィーの形のランディングパッドを具備することにより充分のアラインメントマージンの確保は勿論、横縦比を低くして蝕刻の中断なしに安定的にＢＣを形成しうる。その結果、次世代の半導体装置のＧｂｉｔ級ＤＲＡＭに非常に有用に適用しうる。
【図面の簡単な説明】
【図１】従来の技術によって製作されたビットライン用のランディングパッドを具備したＤＲＡＭセルを概略的に示した断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【図３】（Ｄ）〜（Ｆ）は、本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
【図４】本発明によるストレージノード用のランディングパッドを媒介にしたＤＲＡＭセルの製造方法を順次的に示した工程断面図である。
Claims (6)
- 高集積半導体装置の製造方法において、
トランジスター及びビットラインとの接触のためのビットライン用のランディングパッドが形成されている半導体基板の全面に前記トランジスターのゲートと前記ランディングパッドが充分に被覆されうるほどの厚さを有する第１層間絶縁膜を形成する段階と、
ストレージ電極を前記トランジスターのソース／ドレイン領域に接触させるためのストレージ電極用のランディングパッドを形成するために前記第１層間絶縁膜を多段階の蝕刻工程を通してトロフィー形を有するコンタクトホールを形成する段階と、
前記コンタクトホールに第１導電物質を埋込んでトロフィー形のストレージ電極用のランディングパッドを形成する段階と、
前記ビットライン用のランディングパッドとの接触のためのビットラインを形成する段階と、
前記ストレージ電極用のランディングパッドとの接触のためのストレージ電極を形成する段階を含むことを特徴とするトロフィー形のランディングパッドを有する半導体装置の製造方法。 - 前記トロフィーの形のコンタクトホールを形成するための２段階の蝕刻工程の内、１段階の蝕刻工程は湿式蝕刻法による等方性蝕刻として行われることを特徴とする請求項１に記載のランディングパッドを有する半導体装置の製造方法。
- 前記１段階の等方性蝕刻によるプロファイルは約５００〜１５００Åの深さと２５００〜４０００Åほどの直径を有するテーパされた半球の形を有することを特徴とする請求項２に記載のランディングパッドを有する半導体装置の製造方法。
- 前記トロフィーの形のコンタクトホールを形成するための２段階の蝕刻工程の内、２段階の蝕刻工程は乾式蝕刻による異方性蝕刻として行われることを特徴とする請求項１に記載のランディングパッドを有する半導体装置の製造方法。
- 前記トロフィーの形のコンタクトホールに第１導電物質を埋込む段階は前記第１層間絶縁膜と第１導電物質との選択比を利用したエッチバック及び機械化学的な研磨の中の何れか一つの工程を利用することを特徴とする請求項１に記載のランディングパッドを有する半導体装置の製造方法。
- 前記トロフィーの形のランディングパッドを構成する第１導電物質はドーピングされた多結晶シリコン及びタングステンの中の何れか１つよりなることを特徴とする請求項１乃至請求項５の内何れか１項に記載のランディングパッドを有する半導体装置の製造方法。
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