JPH08330542A - ランディングパッドを有する半導体装置の製造方法 - Google Patents

ランディングパッドを有する半導体装置の製造方法

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JPH08330542A JP8027104A JP2710496A JPH08330542A JP H08330542 A JPH08330542 A JP H08330542A JP 8027104 A JP8027104 A JP 8027104A JP 2710496 A JP2710496 A JP 2710496A JP H08330542 A JPH08330542 A JP H08330542A
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Abstract

(57)【要約】 【課題】 多段階の蝕刻を利用して高い横縦比を有する
コンタクトホールにトロフィー形のランディングパッド
を形成する方法を提供する。 【解決手段】 ストレージノード用のランディングパッ
ドを相異なる蝕刻方法を利用した多段階の蝕刻工程によ
って形成し、ビットライン用のランディングパッドとは
異なる段差で別の写真蝕刻工程を通して形成することに
より、ランディングパッドの間のストリンガやブリッジ
現象を防止しうる。さらに、多段階の蝕刻に因したトロ
フィー形のランディングパッドを具備することにより充
分のアラインメントマージンの確保は勿論、横縦比を低
くしてGbit級DRAMの製作に非常に有用に適用しうる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高集積半導体メモリ
装置の製造方法に係り、特に多段階の蝕刻を利用して高
い横縦比を有するコンタクトホールにトロフィー形のラ
ンディングパッドを形成する方法に関する。
【０００２】
【従来の技術】高集積メモリ素子のデザインルールは１
Mbit-級DRAM（Dynamic Random AccessMemory）時代の約
１μm水準から、１Gbit-級DRAMでは約０、１５μmの水
準まで小さくなっている。
【０００３】これにより、シリコンに対する電気的の接
触部であるコンタクトホールのサイズも徐々に縮小され
ていて、垂直方向へは三次元のキャパシタの構造等を使
用することにより横縦比も徐々に高くなる傾向を示して
いる。このようなコンタクトホールの直径の縮小及び高
い横縦比は後続の写真蝕刻工程に大きく負担になってい
る。従って、写真蝕刻工程を正確にアラインメントして
進行しないと所望の位置にコンタクトホールの形成がで
きなく、しかも横縦比が大きい場合はコンタクトホール
の蝕刻が層間絶縁膜を完全に除去する前に止まる現象も
観察された。
【０００４】従来のCOB（Capacitor Over Bitline）構
造のDRAMに基づき説明すれば次のようである。埋没コン
タクト（buried Contact：以下、BCと称する）のサイズ
が縮小され横縦比が大きくなると共に、６４M DRAM級
のデザインルールの製品では写真蝕刻工程のアラインメ
ントマジンを確保する目的でBC蝕刻を一回で済まさなく
ランディングパッドを利用して安定したBCを形成する技
術が提案された。この技術は通常、単一工程でビットラ
インとの接触のためのビットライン用のランディングパ
ッドとストレージノードとの接触のためのストレージノ
ード用のランディングパッドを同時に形成してくれる方
法を使用するが、これによりBC形成時の蝕刻工程の蝕刻
の深さを減らし、写真蝕刻工程のアラインメントマジン
も確保することが出来た。
【０００５】しかし、集積度の増加に因してデザインル
ールがさらに制限されることにより前記ランディングパ
ッドの間の間隔が０、１μm内外に減少されるのでスト
リンガやブリッジの発生を抑制することが現実的に非常
に難しくなった。
【０００６】このようなデザインルールの制限のために
発生するストリンガやブリッジ現象を抑制するための方
案として、主にビットライン用のランディングパッドの
み形成し、ストレージノード用のBCはセルフアラインに
よって直接半導体基板の活性領域に連結させる方法が提
案された。
【０００７】図１は前述の方法によってランディングパ
ッドの上に形成されたビットライン用のBCとセルフアラ
インを利用したストレージノード用のBCを具備したDRAM
セルを示したものである。
【０００８】図１を参照し、半導体基板１上に形成され
たゲート酸化膜３、不純物がドーピングされた多結晶シ
リコン５とシリサイド７が積層されたポリサイド構造の
ゲート、前記ゲートキャッピングのための絶縁膜９及び
第１側壁のスペーサ１１と、これらの構造物の間の基板
１の内に形成されたソース／ドレイン領域（図示せず）
を具備してトランジスターが形成されていて、前記トラ
ンジスターの所定のゲートの間に形成されたビットライ
ン用のランディングパッド１３、これらの全面に形成さ
れた第１層間絶縁膜１５、前記第１層間絶縁膜１５を貫
通して前記ランディングパッド１３に接触されるビット
ライン１７、結果物の全面に堆積される第２層間絶縁膜
１９前記第１及び第２層間絶縁膜１５、１９を貫通する
コンタクトホールの側壁を保護する第２側壁のスペーサ
２１及び前記コンタクトホールを通してトランジスター
のソース／ドレイン領域に接触されるストレージノード
２３を具備する。
【０００９】しかし、前述の従来の技術による方法でBC
を形成する場合、１Gbit-級DRAMのデザインルールではB
Cの横縦比が６以上になるので前記層間絶縁膜１５、１
７を完全に除去する前にも蝕刻が中断され、コンタクト
ホールが完全に開口されない現象が発生している。ま
た、前記ストレージノード用のBCは半導体基板との間に
ランディングパッドを使用しないので写真蝕刻工程での
充分なアラインメントマジンも確保することができな
い。
【００１０】
【発明が解決しようとする課題】本発明の目的は前述の
ストリンガやブリッジ現象の発生素地を減らし、ストレ
ージノード用のBCを形成するための蝕刻工程のアライン
メントマジンを充分に確保し、横縦比を低くしてストレ
ージノード用のコンタクトホールが良好にオープンされ
るようにするトロフィー形のランディングパッドを有す
る半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明はトランジスター及びビットラインとの接触
のためのビットライン用のランディングパッドが形成さ
れている半導体基板の全面に前記トランジスターのゲー
トと前記ランディングパッドが充分に被覆されうるほど
の厚さを有する第１層間絶縁膜を形成する段階と、スト
レージ電極を前記トランジスターのソース／ドレイン領
域に接触させるためのストレージ電極用のランディング
パッドを形成するために前記第１層間絶縁膜を相異なる
蝕刻方法を使用した第２段階の蝕刻工程を通してトロフ
ィーの形を有するコンタクトホールを形成する段階と、
前記コンタクトホールに第１導電物質を埋込んでトロフ
ィー形のストレージ電極用のランディングパッドを形成
する段階と、前記ビットライン用のランディングパッド
との接触のためのビットラインを形成する段階と、前記
ストレージ電極用のランディングパッドとの接触のため
のストレージ電極を形成する段階を含むことを特徴とす
る。
【００１２】望ましくは、前記トロフィーの形のコンタ
クトホールを形成するための２段階の蝕刻工程の内、１
段階の蝕刻工程は湿式蝕刻法による等方性蝕刻として行
われ、２段階の蝕刻工程は乾式蝕刻による異方性蝕刻と
して行われる。
【００１３】また、前記１段階の等方性蝕刻による蝕刻
プロファイルは約５００〜１５００Åの深さと２５００
〜４０００Åほどの直径を有するテーパされた半球形を
有することを特徴とする。
【００１４】
【発明の実施の形態】以下、添付の図面に基づき本発明
の望ましい実施例をより詳しく説明する。図２（Ａ）乃
至図４（Ｇ）は本発明によるストレージノード用のラン
ディングパッドを媒介にしたDRAMセルの製造方法を順次
的に示した工程断面図である。
【００１５】図２（Ａ）はトランジスター及びビットラ
イン用のランディングパッドが形成されている半導体基
板１０１の全面に第１層間絶縁膜１１５を堆積させる段
階を示す。
【００１６】前記トランジスターは半導体基板１０１の
上に形成されたゲート酸化膜１０３と、不純物がドーピ
ングされた多結晶シリコン１０５とシリサイド１０７が
積層されたポリサイド構造のゲートと、前記ゲートキャ
ッピングのための絶縁膜１０９と、第１側壁のスペーサ
１１１と、これらの構造物の間の基板の内部に形成され
たソース／ドレイン領域（図示せず）を含む。前記トラ
ンジスターの所定のゲートの間には通常の写真蝕刻工程
を利用して後述のビットラインとの接触のためのランデ
ィングパッド１１３が形成される。
【００１７】引き続き、前記結果物の全面に前記トラン
ジスターのゲートと前記ランディングパッド１１３が充
分に被覆されうるほどの厚さ、例えば、約１０００〜４
０００ÅのBPSG（borophosphorus silica glass）やUSG
（undoped silica glass）を塗布して第１層間絶縁膜１
１５を形成する。
【００１８】図２（Ｂ）はトロフィー形のストレージ電
極用のランディングパッドを製作するための第１段階の
蝕刻工程を示す。
【００１９】まず、所定の感光膜パターン１１７をマス
クとして利用し、前記第１層間絶縁膜１１５をB.O.E（B
uffered Oxide Etchant）のような蝕刻液を使用する湿
式蝕刻法で等方性蝕刻する。この際、本工程の第１段階
の等方性蝕刻を行った後の蝕刻のプロファイルは図２
（Ｂ）に示されたように、蝕刻部位の横方向が縦方向よ
り広い幅を有するテーパされた半球形を有する。例え
ば、前記感光膜パターン１１７によって露出された第１
層間絶縁膜１１５を約５００〜１５００Åの深さで湿式
蝕刻を進行すれば２５００〜４０００Åほどの直径を有
するテーパされたパターン１１９を得ることが出来る。
【００２０】この際、前記第１段階の蝕刻工程には乾式
蝕刻も利用しうる。乾式蝕刻を利用する場合には、コン
タクトホールの側壁の傾斜を最大限緩慢にするが、開口
部の直径が約２５００〜４０００Åほどを有するように
工程条件を調節すれば良い。図２（Ｃ）は第２段階の異
方性蝕刻工程を利用してトロフィーの形を有するコンタ
クトホール１２１を形成する段階を示す。
【００２１】前記感光膜パターン１１７をそのまま利用
して残留された第１層間絶縁膜１１５を乾式蝕刻法を利
用した異方性蝕刻で除去してトロフィー形のコンタクト
ホール１２１を形成する。
【００２２】本工程の多段階の蝕刻により結果的に横縦
比が低くなることにより、蝕刻が中断されてコンタクト
ホールが完全に開口されない現象を防止しうる。また、
前記第１段階の湿式蝕刻によってコンタクトホール１２
１の上部の直径が広くなることにより、蝕刻工程のアラ
インメントマジンが改善される。
【００２３】図３（Ｄ）は前記コンタクトホール１２１
に第１導電物質を埋没し、トロフィー形のストレージ電
極用のランディングパッド１２３を形成する段階を示
す。
【００２４】まず、前記感光膜パターン１１７を除去し
た後、前記コンタクトホール１２１が充分に被覆されう
るほどに第１導電物、例えば、ドーピングされた多結晶
シリコンまたはタングステンを堆積する。引続き、前記
第１層間絶縁膜１１５を蝕刻中止膜として利用したエッ
チバックや第１層間絶縁膜１１５を練磨中止膜として利
用した機械化学的の練磨工程を実施して前記コンタクト
ホール１２１にのみドーピングされた多結晶シリコンが
埋込まれるようにしてトロフィー形のストレージ電極用
のランディングパッド１２３を完成する。この際、前記
ストレージ電極用のランディングパッド１２３は前記ビ
ットライン用のランディングパッド１１３とは違う段差
を有し、別の蝕刻工程を通して形成されるので前記ラン
ディングパッド１１３、１２３の間で発生するストリン
ガやブリッジ現象のような不良を防止しうる。
【００２５】図３（Ｅ）はビットライン１２５を形成す
る段階を示す。前記結果物の全面に第２層間絶縁膜１２
４としてBPSGまたはUSG を約１０００〜３０００Åほど
の厚さで蒸着した後、前記第１及び第２層間絶縁膜１１
５、１２４を貫通し、前記ビットライン用のランディン
グパッド１１３と接触するビットライン１２５を形成す
る。前記ビットライン１２５は多結晶シリコンとシリサ
イドが積層された二階構造のポリサイドで構成される。
【００２６】図３（Ｆ）はストレージ電極用のコンタク
トホール１２９を形成する段階を示す。前記ビットライ
ン１２５の全面に１０００〜３０００Åほどの厚さを有
するBPSGを蒸着する。次いで、前記ストレージノード用
のランディングパッド１２３の一部が露出されるように
第２及び第３層間絶縁膜１２４、１２７を乾式蝕刻して
コンタクトホール１２９を形成する。本工程では前記ス
トレージノード用のランディングパッド１２３の表面が
露出されるまでのみ蝕刻工程を行うのでBC形成の工程が
安定的に行われうる。従って、ストレージ電極用のラン
ディングパッド１２３が横縦比を改善する役割をする。
また、前記トロフィー形のストレージ電極用のランディ
ングパッド１２３の上部が広い直径を有することにより
蝕刻工程のアラインメントマジンが改善される。
【００２７】図４はストレージ電極１３１を形成する段
階を示す。第２導電膜の蒸着の後、通常の写真蝕刻工程
を通して電極パターンを形成する。
【００２８】以降の誘電膜の蒸着工程、プレート電極の
形成工程及び配線等の工程は通常の半導体装置の製造と
同一である。
【００２９】
【発明の効果】以上、説明したように本発明によれば、
ストレージノード用のランディングパッドが多段階の蝕
刻工程によって形成され、前記ビットライン用のランデ
ィングパッドとは違う段差で別の写真蝕刻工程を通して
形成されることにより、ランディングパッドの間のスト
リンガやブリッジ現象を防止しうる。
【００３０】さらに、多段階の蝕刻に因したトロフィー
の形のランディングパッドを具備することにより充分の
アラインメントマージンの確保は勿論、横縦比を低くし
て蝕刻の中断なしに安定的にBCを形成しうる。その結
果、次世代の半導体装置のGbit級DRAMに非常に有用に適
用しうる。
【図面の簡単な説明】
【図１】 従来の技術によって製作されたビットライン
用のランディングパッドを具備したDRAMセルを概略的に
示した断面図である。
【図２】 （Ａ）〜（Ｃ）は、本発明によるストレージ
ノード用のランディングパッドを媒介にしたDRAMセルの
製造方法を順次的に示した工程断面図である。
【図３】 （Ｄ）〜（Ｆ）は、本発明によるストレージ
ノード用のランディングパッドを媒介にしたDRAMセルの
製造方法を順次的に示した工程断面図である。
【図４】 本発明によるストレージノード用のランディ
ングパッドを媒介にしたDRAMセルの製造方法を順次的に
示した工程断面図である。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 高集積半導体装置の製造方法において、 トランジスター及びビットラインとの接触のためのビッ
    トライン用のランディングパッドが形成されている半導
    体基板の全面に前記トランジスターのゲートと前記ラン
    ディングパッドが充分に被覆されうるほどの厚さを有す
    る第１層間絶縁膜を形成する段階と、 ストレージ電極を前記トランジスターのソース／ドレイ
    ン領域に接触させるためのストレージ電極用のランディ
    ングパッドを形成するために前記第１層間絶縁膜を多段
    階の蝕刻工程を通してトロフィー形を有するコンタクト
    ホールを形成する段階と、 前記コンタクトホールに第１導電物質を埋込んでトロフ
    ィー形のストレージ電極用のランディングパッドを形成
    する段階と、 前記ビットライン用のランディングパッドとの接触のた
    めのビットラインを形成する段階と、 前記ストレージ電極用のランディングパッドとの接触の
    ためのストレージ電極を形成する段階を含むことを特徴
    とするトロフィー形のランディングパッドを有する半導
    体装置の製造方法。
  2. 【請求項２】 前記トロフィーの形のコンタクトホール
    を形成するための２段階の蝕刻工程の内、１段階の蝕刻
    工程は湿式蝕刻法による等方性蝕刻として行われること
    を特徴とする請求項１に記載のランディングパッドを有
    する半導体装置の製造方法。
  3. 【請求項３】 前記１段階の等方性蝕刻によるプロファ
    イルは約５００〜１５００Åの深さと２５００〜４００
    ０Åほどの直径を有するテーパされた半球の形を有する
    ことを特徴とする請求項２に記載のランディングパッド
    を有する半導体装置の製造方法。
  4. 【請求項４】 前記トロフィーの形のコンタクトホール
    を形成するための２段階の蝕刻工程の内、２段階の蝕刻
    工程は乾式蝕刻による異方性蝕刻として行われることを
    特徴とする請求項１に記載のランディングパッドを有す
    る半導体装置の製造方法。
  5. 【請求項５】 前記トロフィーの形のコンタクトホール
    に第１導電物質を埋込む段階は前記第１層間絶縁膜と第
    １導電物質との選択比を利用したエッチバック及び機械
    化学的な研磨の中の何れか一つの工程を利用することを
    特徴とする請求項１に記載のランディングパッドを有す
    る半導体装置の製造方法。
  6. 【請求項６】 前記トロフィーの形のランディングパッ
    ドを構成する第１導電物質はドーピングされた多結晶シ
    リコン及びタングステンの中の何れか１つよりなること
    を特徴とする請求項１乃至請求項５の内何れか１項に記
    載のランディングパッドを有する半導体装置の製造方
    法。
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