JPH1187652A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線−コンタクト間の距離を縮小し、高集積
化されかつ信頼性の高い半導体装置，特にＤＲＡＭメモ
リーセル及びその製造方法を提供する。 【解決手段】 第１層間絶縁膜１１０を貫通して第１，
第２不純物拡散領域１０４，１０５に到達する第１，第
２プラグ１１１，１１２を形成した後、酸化膜からなる
ビット線下敷き絶縁膜１１３を形成し、第１プラグ１１
１に接続されるビット線１１５とビット線上窒化膜１１
６とを形成してから、ビット線側壁窒化膜１１７を形成
する。第２層間絶縁膜１１８を形成した後、第２層間絶
縁膜１１８を貫通して第２プラグ１１２に接続される第
３プラグ１１９を形成する。配線下敷き絶縁膜１１５を
設けたことにより、ストレージノードコンタクトを第
２，第３プラグ１１２，１１９のつなぎ合わせ構造とで
き、かつビット線１２０と第２プラグ１１２との合わせ
マージンを低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積化された半
導体装置、特にＤＲＡＭのメモリーセルの構造およびそ
の製造方法に関する。

【０００２】

【従来の技術】 近年、半導体素子の微細
化に伴うＬＳＩの高集積化はめざましく、現在デザイン
ルールが０．１８μｍよりも微細なＬＳＩの製造技術に
関する開発が行われるに至っている。このような微細な
領域においては、半導体素子、例えばトランジスタのサ
イズよりも、むしろ素子を接続する配線構造の縮小が高
集積化に対し重要となる。そのため、各配線間の距離を
短縮すると共に、配線と下部の半導体素子を接続するコ
ンタクト間の距離を短縮することが重要となる。

【０００３】従来、例えばＭＯＳトランジスタのソース
・ドレイン拡散層へのコンタクトとゲート電極との間の
間隔は、両者の干渉を回避すべく、ゲート電極の側面上
に形成される酸化膜側壁の幅とフォトリソグラフィー工
程における合せずれとを加算した値以上の距離で形成さ
れてきた。しかしながら、ＬＳＩの高集積化のために
は、このような素子を安定動作させるために十分な距離
をとることができなくなってきている。そのため、工程
上のばらつきなどによってコンタクトが側壁酸化膜を削
って形成されるおそれがある。また、側壁直下の不純物
濃度の低い拡散層に直接接続されるため、コンタクト抵
抗が高くなる、あるいは基板へのリーク電流が発生する
等の不具合が生じている。さらに、最悪の場合には、コ
ンタクトが直接ゲート電極と接続されてしまう。

【０００４】そこで、この問題を解決するために、ゲー
ト電極の上面および側面をシリコン窒化膜で覆うことに
よって、コンタクト窓の形成時に、コンタクト窓の開口
領域が側壁あるいはゲート電極と重なった場合にも、層
間絶縁膜を構成する酸化膜と窒化膜とのエッチング選択
比により、側壁等がエッチングされないようにする技術
が提案、実践されている。コンタクト窓は、下部のゲー
ト電極および側壁の幅で自己整合的に規定される。すな
わち、このような技術は、ゲート電極とのフォトリソグ
ラフィー工程における合わせずれを考慮する必要がない
ことから、一般に自己整合コンタクト（ＳＡＣ：Ｓｅｌ
ｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）形成技術と呼ばれてい
る。

【０００５】しかしながら、ＤＲＡＭのメモリーセルに
おいては、さらに別の問題が起こっている。この問題に
ついて、図６を参照しながら説明する。

【０００６】図６は、一般的なＤＲＡＭのメモリーセル
の構造を示す断面図である。同図に示すように、半導体
基板１００１には素子分離１００２が形成され、この素
子分離１００２によって取り囲まれる領域が活性領域と
なっている。この活性領域には、ソース・ドレイン領域
である第１不純物拡散領域１００４及び第２不純物活性
領域１００５と、半導体基板１００１の上にゲート絶縁
膜を介して形成されたゲート電極１００３と、ゲート電
極１００３の上に形成されたゲート上窒化膜１０１５
と、ゲート電極１００３の側面上に形成されたゲート側
壁窒化膜１０１６とからなるメモリーセルトランジスタ
が設けられている。さらに、基板上には、酸化膜からな
る第１層間絶縁膜１００６と、第１層間絶縁膜１００６
の上に形成されたビット線１００８と、第１層間絶縁膜
１００６を貫通してビット線１００８と第１不純物拡散
領域１００４とを接続するビット線コンタクト１００７
と、第１層間絶縁膜１００６の上に形成された酸化膜か
らなる第２層間絶縁膜１００９と、第２層間絶縁膜１０
０９の上に形成されたストレージ電極１０１１と、第１
及び第２層間絶縁膜１００６，１００９を貫通してスト
レージ電極１０１１と第２不純物拡散領域１００５とを
接続するストレージノードコンタクト１０１０と、スト
レージ電極１０１１の表面上に形成された容量膜１０１
２と、容量膜１０１２を挟んでストレージ電極１０１１
と対向するように形成されたプレート電極１０１３とが
設けられている。

【０００７】一般的に、高集積化されたＤＲＡＭのメモ
リーセルにおいては、電荷蓄積容量を多くするため、同
図に示すようなビット線１００８の上に容量部（ストレ
ージ電極１０１１、容量膜１０１２及びプレート電極１
０１３によって構成される部分）を形成する構造（ＣＯ
Ｂ：Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ）
が主流となっている。そのため、ストレージ電極１０１
１と第２不純物拡散領域１００５とを接続するストレー
ジノードコンタクト１０１０を、ビット線１００８およ
びワードラインであるゲート電極１００３の間をぬって
形成しなければならない。ゲート電極１００３に対して
は、前述のＳＡＣ技術を用いてゲート上窒化膜１０１６
及びゲート側壁窒化膜１０１６を形成することにより、
互いの干渉を回避しながらストレージノードコンタクト
を形成することができ、集積度を上げることができる。
一方、ストレージノードコンタクト１０１０とビット線
１００８との間の距離の縮小によりさらに集積度を上げ
ようとすると、上述のようなフォトリソグラフィー工程
の合わせずれを無視し、あるいは合わせマージンを小さ
くできることが好ましい。

【０００８】そこで、ＩＥＤＭ’９６ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ ２２−１，ｐ．５８９では、ストレ
ージノードコンタクトとビット線との間に自己整合コン
タクト技術を適用し、ビット線の周囲をシリコン窒化膜
で覆うことにより、この問題を解決することが提案され
ている。また、ＩＥＤＭ’９６ ＴｅｃｈｎｉｃａｌＤ
ｉｇｅｓｔ ２２−２，ｐ．５９３では、ビット線コン
タクト形成部およびストレージノードコンタクト形成部
のうち下部を広めの金属プラグで構成し、この各金属プ
ラグ上にビット線およびストレージノードコンタクト下
部のパッドを同時形成することが提案されている。その
場合、両コンタクト又は一方のコンタクトの下部におい
て、金属プラグの上にビット線の下方かつゲート電極の
上方で傘状に拡大された形状を有するパッドを形成して
おき、フォトリソグラフィー工程の合わせずれがあって
もコンタクトが確実にパッドに接続されるようにしてい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上記各
文献に開示される技術においては、以下のような問題が
あった。

【００１０】まず、前者の文献に開示される構造では、
必ずしも自己整合技術としての作用効果を十分発揮でき
ないことがある。図７は、ビット線１００８の上面上及
び側面上に各々窒化膜からなるビット線上絶縁膜１０１
７とビット線側壁窒化膜１０１８とを備えたＤＲＡＭメ
モリーセルのストレージノードコンタクト形成時におけ
る状態を示す断面図である。この場合、同図に示すよう
に、コンタクト窓１０２０の深さ方向におけるほぼ中間
付近にビット線１００８が存在するため、エッチングに
よるコンタクト窓１０２０の形成が進んで下半分の除去
を行う段階に達すると、既に開口されたコンタクト窓１
０２０の上部はスパッタ領域となる。すなわち、このよ
うな深い穴を掘る場合にはラジカルイオンのエネルギー
が大きくなるので、たとえ窒化膜といえどもエッチング
選択性がほとんどなくなり、ビット線１００８上の窒化
膜１０１７，１０１８のうちコンタクト窓１０２０内に
露出している部分は除去されてしまう。すなわち、後に
コンタクト窓１０２０内に埋め込まれるストレージノー
ドコンタクト１０１０とビット線１００８とが短絡する
おそれがある。

【００１１】一方、後者の文献に開示される構造では、
金属プラグ上のパッドあるいはビット線形成時に、下部
の金属プラグがエッチングされないよう、コンタクトサ
イズよりも露光工程の合せ分ほど大きなパッドおよびビ
ット線を形成しなければならない。さらにビット線とパ
ッドの間隔をあける必要があるために層間絶縁膜が厚く
ならざるを得ない等、さらなる高集積化を行うことが困
難であるという問題があった。

【００１２】本発明は斯かる点に着目してなされたもの
であり、その目的は、電極，配線やコンタクトを相互の
干渉を回避しながら高密度に形成しうる手段を講ずるこ
とにより、高集積化されかつ信頼性の高い半導体装置及
びその製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜１０に記載されている半導
体装置に関する手段と、請求項１１〜１８に記載されて
いる半導体装置の製造方法に関する手段とを講じてい
る。

【００１４】本発明の半導体装置は、請求項１に記載さ
れているように、半導体基板上に形成されたゲート電極
と、上記半導体基板内に形成されソース・ドレイン領域
として機能する第１，第２の不純物拡散領域とを有する
電界効果型トランジスタを備えた半導体装置であって、
上記半導体基板及びゲート電極の上に形成された第１の
層間絶縁膜と、上記第１の層間絶縁膜を貫通してそれぞ
れ上記第１，第２の不純物拡散領域に接続される導電性
の第１，第２のプラグと、上記第１のプラグに接続され
るとともに上記第１の層間絶縁膜の上に延びる配線と、
上記第１の層間絶縁膜と配線との間に介設され上記配線
に対する高いエッチング選択比を有する配線下敷き絶縁
膜と、上記配線下敷き絶縁膜及び上記配線の上に形成さ
れた第２の層間絶縁膜と、上記第２の層間絶縁膜及び上
記配線下敷き絶縁膜を貫通して上記第１のプラグに接続
される導電性の第３のプラグとを備えている。

【００１５】これにより、配線と第１の層間絶縁膜との
間に、配線下敷き絶縁膜が設けられているので、配線が
第２プラグとオーバーラップしても、両者が接触するこ
とがなく、信頼性を高く維持しながらフォトリソグラフ
ィー工程の合わせマージンを小さくすることが可能にな
る。また、配線下敷き膜が配線に対する高いエッチング
選択比を有することから、配線のパターニング時におけ
る第２プラグのエッチングが確実に防止される構造とな
り、第３プラグと第２プラグとの接続の信頼性が高くな
る。したがって、半導体装置の信頼性を高く維持しなが
ら集積度の向上が可能になる。

【００１６】請求項２に記載されているように、請求項
１において、上記第１及び第２のプラグの上部の横断面
積を上方に向かって拡大させておくことができる。

【００１７】これにより、ゲート電極上方のスペースを
利用して各プラグの上面の面積を拡大させることが可能
になり、各プラグの上方の部材である配線や第３プラグ
を形成するためのフォトリソグラフィー工程の合わせマ
ージンを低減できることで、半導体装置の集積度がさら
に向上することになる。

【００１８】請求項３に記載されているように、請求項
１において、上記第２のプラグのみの上部の横断面積が
上方に向かって拡大させておくことができる。

【００１９】これにより、厚い第２の層間絶縁膜を貫通
して形成されるためにより大きいフォトリソグラフィー
工程の合わせマージンが要求される第２のプラグの上面
の面積を大幅に拡大できるので、請求項２の作用がより
顕著になる。

【００２０】請求項４に記載されているように、請求項
１，２又は３において、上記第１及び第２のプラグを多
結晶シリコンにより構成することができる。

【００２１】これにより、多結晶シリコンが有するカバ
レージが良好でエレクトロマイグレーションのない優れ
た特性を利用して、信頼性の高いプラグを得ることがで
きる。

【００２２】請求項５に記載されているように、請求項
４において、上記第１及び第２のプラグの上に形成され
た金属膜又はシリサイド膜をさらに備えていることが好
ましい。

【００２３】これにより、シリコンで構成しながらコン
タクト抵抗の小さいプラグが得られることになる。

【００２４】請求項６に記載されているように、請求項
１，２，３，４又は５において、上記第１，第２の層間
絶縁膜及び上記配線下敷き絶縁膜をシリコン酸化膜によ
り構成することができる。

【００２５】これにより、半導体装置全体の平坦性や表
面の平滑性のよい半導体装置が得られる。

【００２６】請求項７に記載されているように、請求項
１，２，３，４，５又は６において、上記第１，第２の
層間絶縁膜を、シリコン酸化膜により構成し、上記配線
下敷き絶縁膜をシリコン窒化膜により構成することがで
きる。

【００２７】これにより、各層間絶縁膜の平坦性が良好
に維持されるとともに、配線下敷き絶縁膜による配線パ
ターニング時における第２のプラグのエッチング防止機
能がより高くなる。

【００２８】請求項８に記載されているように、請求項
１，２，３，４，５，６又は７において、上記配線の上
面及び側面を上記第２の層間絶縁膜に対して高いエッチ
ング選択比を有する絶縁膜で覆っておくことが好まし
い。

【００２９】これにより、第３のプラグの形成のための
接続孔の底部付近に配線が存在する構造となるので、第
２の層間絶縁膜にエッチングにより接続孔を開口する際
に、接続孔内に配線の周囲を覆う絶縁膜が露出しても、
絶縁膜が本来有する第２の層間絶縁膜に対する高エッチ
ング選択比が損なわれることがない。したがって、接続
孔内に配線が露出することがなく、第３のプラグと配線
との短絡を確実に防止できる構造となる。すなわち、第
３のプラグを配線に対して自己整合的に形成することが
可能であり、信頼性を損ねることなくさらに高集積化さ
れた半導体装置が得られる。

【００３０】請求項９に記載されているように、請求項
１，２，３，４，５，６，７又は８において、上記電界
効果型トランジスタのゲート電極の上面および側面を上
記第１の層間絶縁膜に対して高いエッチング選択比を有
する絶縁膜で覆っておくことができる。

【００３１】これにより、第１，第２プラグもゲート電
極に対して自己整合的に形成できる構造となるので、さ
らに高集積化が可能である。

【００３２】請求項１０に記載されているように、請求
項１，２，３，４，５，６，７，８又は９において、上
記電界効果型トランジスタをＤＲＡＭのメモリセルトラ
ンジスタとし、上記配線をＤＲＡＭのビット線とし、上
記第３のプラグをＤＲＡＭのストレージ電極につながる
ものとして、上記第２及び第３のプラグをＤＲＡＭのス
トレージノードコンタクトとして機能させることができ
る。

【００３３】これにより、高性能化に伴い特に高集積化
の要求が大きいＤＲＡＭのメモリーセルに対して、高信
頼性と高集積化という請求項１〜９の作用効果を得るこ
とができる。

【００３４】本発明の半導体装置の製造方法は、請求項
１１に記載されているように、半導体基板の一部に、電
界効果型トランジスタのゲート電極と、ソース・ドレイ
ン領域として機能する第１，第２の不純物拡散領域とを
形成する第１の工程と、基板上に第１の層間絶縁膜を形
成する第２の工程と、上記第１の層間絶縁膜を貫通して
上記第１，第２の不純物拡散領域に到達する第１，第２
の接続孔を形成する第３の工程と、上記第１，第２の接
続孔内に導電性材料を埋め込んでなる第１，第２のプラ
グを形成する第４の工程と、上記第１の層間絶縁膜及び
第１，第２のプラグの上に配線に対するエッチング選択
比の高い材料からなる配線下敷き絶縁膜を形成した後、
該配線下敷き絶縁膜を貫通して上記第１のプラグに到達
する開口を形成する第５の工程と、上記開口を含む基板
上に導体膜を堆積した後、該導体膜をパターニングし
て、上記第１のプラグに接続される配線を形成する第６
の工程と、上記第６の工程の後、基板上に第２の層間絶
縁膜を形成する第７の工程と、上記第２の層間絶縁膜及
び上記配線下敷き絶縁膜を貫通して上記第２のプラグに
到達する第３の接続孔を形成する第８の工程と、上記第
３の接続孔内に導電性材料を埋め込んで、上記第２のプ
ラグに接続される第３のプラグを形成する第９の工程と
を備えている。

【００３５】この方法により、導体膜をパターニングし
て配線を形成する工程において、導体膜の下方には、配
線に対する配線下敷き膜が存在しているので、配線と第
２のプラグがオーバーラップしても、配線と第２のプラ
グとが電気的に接続されることはない。また、配線に対
するエッチング選択比の高い配線下敷き絶縁膜が存在し
ているので、配線形成のためのエッチングによって第２
のプラグがエッチングによる損傷を受けることがなく、
第３のプラグと第２のプラグとの電気的接続の信頼性も
高くなる。したがって、高い信頼性を有しながら高密度
の半導体装置が形成されることになる。

【００３６】請求項１２に記載されているように、請求
項１１において、上記第３の工程では、エッチングマス
クを用いた等方性エッチングにより上記第１，第２の接
続孔の上部を椀状に形成した後、上記エッチングマスク
を用いた異方性エッチングにより上記第１，第２の接続
孔の下部をほぼストレート状に形成することができる。

【００３７】この方法により、ゲート電極の上方のスペ
ースを利用して、第１，第２のプラグに対する上方の部
材のフォトリソグラフィー工程における合わせマージン
を低減することが可能になるので、さらに高集積化され
た半導体装置が得られる。

【００３８】請求項１３に記載されているように、請求
項１１において、上記第３の工程では、第１のエッチン
グマスクを用いた異方性エッチングにより上記第１の接
続孔全体をほぼストレート状に形成する一方、第２のエ
ッチングマスクを用いた等方性エッチングにより上記第
２の接続孔の上部を椀状に形成した後、上記第２のエッ
チングマスクを用いた異方性エッチングにより上記第２
の接続孔の下部をほぼストレート状に形成することがで
きる。

【００３９】請求項１４に記載されているように、請求
項１１において、上記第３の工程では、第１のエッチン
グマスクを用いた等方性エッチングにより上記第２の接
続孔の上部を椀状に形成した後、第２のエッチングマス
クを用いた異方性エッチングにより上記第１の接続孔全
体及び上記第２の接続孔の下部をほぼストレート状に形
成することができる。

【００４０】請求項１３又は１４の方法により、より大
きな合わせマージンが必要とされている第２プラグの上
面面積をより拡大することにより合わせマージンを低減
できるので、さらに高集積化された半導体装置が得られ
る。

【００４１】請求項１５に記載されているように、請求
項１１，１２，１３又は１４において、上記第４の工程
では、上記導電性材料として多結晶シリコンを埋め込む
ことができる。

【００４２】この方法により、カバレージのよいエレク
トロマイグレーションのない第１，第２のプラグが形成
される。

【００４３】請求項１６に記載されているように、請求
項１５において、上記第４の工程の後上記第５の工程の
前に、上記第１，第２のプラグの上面付近に、金属膜あ
るいはシリサイド膜を形成する工程をさらに備えること
ができる。

【００４４】この方法により、上方の部材に対するコン
タクト抵抗の小さいプラグが形成される。

【００４５】請求項１７に記載されているように、請求
項１１，１２，１３，１４，１５又は１６において、上
記第６の工程では、上記導体膜の上に上記第２の層間絶
縁膜に対する高いエッチング選択比を有する絶縁膜を形
成した後、上記導体膜及び上記絶縁膜をパターニングす
ることにより、上記配線と配線上絶縁膜とを形成し、上
記第６の工程の後上記第７の工程の前に、基板上に上記
第２の層間絶縁膜に対する高いエッチング選択比を有す
る絶縁膜を堆積した後異方性エッチングを行うことによ
り、上記配線上絶縁膜及び上記配線の側面に配線側壁絶
縁膜を形成する工程をさらに備えることができる。

【００４６】この方法により、第８の工程において、第
３の接続孔内に配線上絶縁膜及び配線側壁絶縁膜が露出
しても、両者の第２層間絶縁膜に対する高いエッチング
選択比という特性が損なわれることがないので、接続孔
内に配線が露出することがない。したがって、第３のプ
ラグが配線に対して自己整合的に形成されるので、フォ
トリソグラフィー工程における合わせマージンが小さく
なり、極めて集積度の高い半導体装置が形成される。

【００４７】請求項１８に記載されているように、請求
項１１，１２，１３，１４，１５，１６又は１７におい
て、上記第１の工程では、上記電界効果型トランジスタ
のゲート電極の上面及び側面に、上記第１の層間絶縁膜
に対する高いエッチング選択比を有する絶縁膜からなる
ゲート上絶縁膜及びゲート側壁絶縁膜を形成することが
できる。

【００４８】この方法により、第１，第２のプラグがゲ
ート電極に対して自己整合的に形成されることで、集積
度の高い半導体装置が形成されることになる。

【００４９】

【発明の実施の形態】以下、本発明の各実施形態におけ
る半導体装置およびその製造方法について、それぞれ図
面を参照しながら説明する。

【００５０】（第１の実施形態）図１（ａ）〜（ｈ）
は、第１の実施形態におけるＤＲＡＭメモリーセルの製
造工程を示す断面図である。

【００５１】図１（ａ）に示す工程では、Ｐ型半導体基
板１０１内に、周知の技術を用いて素子分離１０２を形
成した後、基板上に膜厚が約５ｎｍのゲート酸化膜１０
３と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、
膜厚が約１００ｎｍのシリコン窒化膜とを堆積した後、
多結晶シリコン膜とシリコン窒化膜とをパターニングし
て、ＭＯＳトランジスタのゲート電極１０６と、ゲート
上窒化膜１０７とを形成する。次に、ゲート上窒化膜１
０７及びゲート電極１０６をマスクとして燐イオンを加
速エネルギー１０ｋｅＶ、ト゛―ズ量２×１０¹³ｃｍ^-2の
条件で注入し、ソース・ドレイン領域となる第１不純物
拡散領域１０４および第２不純物拡散領域１０５を形成
する。なお、ゲート電極の材料としては、多結晶シリコ
ン膜と高融点金属膜との積層膜あるいは多結晶シリコン
膜とシリサイドとの多層膜を用いても構わない。また、
ゲート上窒化膜１０７とゲート電極１０６との間にシリ
コン酸化膜を介在させてもよい。

【００５２】図１（ｂ）に示す工程では、基板の全面上
に厚さ５０ｎｍのシリコン窒化膜を堆積した後異方性エ
ッチングすることにより、ゲート側壁窒化膜１０９を形
成する。なお、ゲート上窒化膜１０７の上にシリコン酸
化膜を形成することによって、ゲート側壁窒化膜１０９
の形成時に、ゲート上窒化膜１０７がエッチングされな
いようにすることも可能である。

【００５３】図１（ｃ）に示す工程では、厚みが約４０
０ｎｍのシリコン酸化膜からなる第１層間絶縁膜１１０
を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した
後、第１層間絶縁膜１１０に、第１不純物拡散領域１０
４および第２不純物拡散領域１０５に至るコンタクト窓
を開口する。さらに、基板の全面上にＮ型多結晶シリコ
ン膜を堆積した後、第１層間絶縁膜１１０上のＮ型多結
晶シリコン膜をＣＭＰ法を用いて除去することによっ
て、第１，第２プラグ１１１、１１２を形成する。な
お、Ｎ型多結晶シリコン膜の代わりに、タングステン膜
あるいはチタンナイトライド膜などの金属膜を用いてプ
ラグを形成しても構わない。

【００５４】図１（ｄ）に示す工程では、第１層間絶縁
膜１１０および第１，第２プラグ１１１、１１２上に、
膜厚が約２０ｎｍのシリコン酸化膜からなる配線下敷き
絶縁膜１１３を堆積した後、シリコン酸化膜１１３の上
に、第１不純物拡散領域１０４に接続される第１プラグ
１１１上に開口部を有するフォトレジスト膜を形成し、
このフォトレジスト膜をマスクとして、ドライエッチン
グあるいはウェットエッチングを行って、第１プラグ１
１１に到達するコンタクト窓１１４を形成する。なお、
配線下敷き絶縁膜１１３として、シリコン酸化膜の代わ
りにシリコン窒化膜を用いてもよい。

【００５５】図１（ｅ）に示す工程では、基板上に膜厚
が約２００ｎｍのタングステン膜およびシリコン窒化膜
を順次堆積した後、パターニングを行って、第１プラグ
１１１に接続されるビット線１１５と、ビット線上窒化
膜１１６とを形成する。

【００５６】図１（ｆ）に示す工程では、基板上に膜厚
が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エ
ッチングを行って、ビット線１１５及びビット線上窒化
膜１１６の側面上にビット線側壁窒化膜１１７を形成す
る。

【００５７】図１（ｇ）に示す工程では、膜厚が約４０
０ｎｍのシリコン酸化膜からなる第２層間絶縁膜１１８
を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した
後、第２層間絶縁膜１１８及びシリコン酸化膜１１３
に、第２プラグ１１２に到達するコンタクト窓を開口す
る。さらに、基板の全面上にＮ型多結晶シリコン膜を堆
積した後、第２層間絶縁膜１１８上のＮ型多結晶シリコ
ン膜をＣＭＰ法を用いて除去することによって、第２プ
ラグ１１２に接続される第３プラグ１１９を形成する。
なお、第３プラグの材料として、本実施形態において使
用したＮ型多結晶シリコン膜の代わりに、タングステン
膜あるいはチタンナイトライド膜などの金属膜を用いて
も構わない。

【００５８】図１（ｈ）に示す工程では、膜厚が約２０
０ｎｍのルテニウム膜をスパッタ法を用いて堆積した後
パターニングして、ストレージ電極１２０を形成する。
次に、膜厚が約２０ｎｍのＢＳＴ膜と、膜厚が約１００
ｎｍのルテニウム膜とをＣＶＤ法を用いて順次堆積した
後、これらの膜をパターニングして、容量膜１２１及び
プレート電極１２２を形成する。なお、容量部を構成す
るストレージ電極１２０、容量膜１２１及びプレート電
極１２２の材料は、本実施形態で使用した材料に限定さ
れるものではない。また、容量部の構造も、本実施形態
における構造に限定されるものではない。

【００５９】本実施形態のようなＤＲＡＭのメモリーセ
ルの製造方法によると、図１（ｃ）に示す工程中のコン
タクト窓の形成時において、コンタクト窓内にゲート側
壁窒化膜１０９やゲート上窒化膜１０７が露出しても、
シリコン酸化膜とシリコン窒化膜とに対するエッチング
選択比を十分高く維持できるので、ゲート上窒化膜１０
７やゲート側壁窒化膜１０９が除去されてゲート電極１
０６が露出するのを確実に防止することができる。すな
わち、ビット線コンタクトの下部を構成する第１プラグ
１１１やストレージノードコンタクトの下部プラグとな
る第２プラグ１１２とゲート電極１０６との短絡等のな
い自己整合コンタクトを形成することができる。

【００６０】また、図１（ｅ）に示す工程中のビット線
１１５の形成時において、配線下敷き絶縁膜１１３の存
在により、ビット線１１５と第２プラグ１１２との絶縁
性が維持されるとともに、配線下敷き絶縁膜１１３下方
の第１，第２プラグ１１１、１１２がエッチングされる
のを防ぐことができる。

【００６１】さらに、図１（ｇ）に示す工程中のコンタ
クト窓（ストレージノードコンタクト用）の形成時にお
いて、コンタクト窓内にビット線側壁窒化膜１１７やビ
ット線上窒化膜１１６が露出しても、ビット線側壁窒化
膜１１７やビット線上窒化膜１１６と第２プラグ１１２
の上面との高さの差が小さいので、シリコン酸化膜とシ
リコン窒化膜とに対するエッチング選択比を十分高く維
持できる。従って、コンタクト窓の形成中にビット線上
窒化膜１１６やビット線側壁窒化膜１１７が除去されて
ビット線１１５が露出されるのを確実に防止することが
できる。すなわち、ストレージノードコンタクトの上部
を構成する第３プラグ１１９とビット線１１５との短絡
等のない自己整合コンタクトを形成することができる。
以上のことから、ストレージノードコンタクト１１２，
１１９とゲート電極１０６及びビット線１１５双方との
短絡を防止しながら、ゲート電極１０６とビット線１１
５双方に自己整合するストレージノードコンタクト１１
２，１１９を形成することができる。

【００６２】また、本実施形態のＤＲＡＭメモリーセル
の構造によれば、ビット線１１５と第１層間絶縁膜１１
０の間に、酸化膜からなるビット線下敷き絶縁膜１１３
を介在させている。このビット線下敷き絶縁膜１１３が
設けられていることにより、ビット線１１５が第２プラ
グ１１２とオーバーラップしても、両者が接触すること
がないので、信頼性を高く維持しながらフォトリソグラ
フィー工程の合わせマージンを小さくすることが可能に
なる。また、ビット線下敷き膜１１３がビット線１１５
に対する高いエッチング選択比を有することから、ビッ
ト線１１５のパターニング時における第２プラグ１１２
のエッチングが確実に防止される構造となり、ストレー
ジノードコンタクトを第２プラグ１１２（下部プラグ）
と第３プラグ１１９（上部プラグ）とのつなぎ合わせ構
造とできる。

【００６３】ここで、上述のように、従来の半導体装置
のごとく、ビット線の上面や側面のみに窒化膜を形成し
ていても、ビット線と第２プラグとの干渉やビット線の
パターニング時における第２プラグのエッチングによる
損傷を回避できない。したがって、ビット線の形成時点
において第１プラグ以外の場所に導電性プラグが存在し
ていると不具合を招くことになるので、第１，第２の層
間絶縁膜を堆積してから、両者を一気に貫通するコンタ
クト窓を形成せざるを得なかった。そのために、ゲート
電極の上面及び側面と、ビット線の上面及び側面とを窒
化膜で保護していても、図７に示すように、ストレージ
ノードコンタクトとビット線との短絡を有効に防止でき
なかったのである。

【００６４】それに対し、本実施形態では、ビット線１
１５の直下にビット線１１５に対するエッチング選択比
の高い絶縁膜１１３（ビット線下敷き絶縁膜）を薄く敷
いておくことで、ビット線１１５のパターニング時に第
２プラグ１１２が存在することによって生じうる不具合
を解消できる。よって、上述のように、半導体装置（Ｄ
ＲＡＭメモリーセル）における高い信頼性の維持と高集
積化とを同時に実現できる。

【００６５】また、このような配線下敷き絶縁膜１１３
の存在の下でビット線上窒化膜１１６及びビット線側壁
窒化膜１１７によりビット線１１５の上面及び側面を覆
うことで、ストレージノードコンタクトの上部プラグで
ある第３プラグ１１９の形成時には、従来の半導体装置
のごとくストレージノードコンタクトの中間付近にビッ
ト線１１５が存在するのではなく、ストレージノードコ
ンタクトの上部プラグの底部付近にビット線１１５が存
在するので、コンタクト窓の形成時にシリコン酸化膜と
シリコン窒化膜の高いエッチング選択比を発揮できる構
造となる。すなわち、高い信頼性を維持しながら、ビッ
ト線１１５に対してストレージノードコンタクト（１１
９，１１２）を自己整合的に形成することができる構造
となり、半導体装置の集積度が大幅に向上することにな
る。

【００６６】（第２の実施形態）次に、第２の実施形態
について説明する。図２（ａ）〜（ｈ）は、第２の実施
形態におけるＤＲＡＭのメモリーセルの製造工程を示す
断面図である。

【００６７】まず、図２（ａ）に示す工程では、Ｐ型半
導体基板２０１内に、周知の技術を用いて素子分離２０
２を形成した後、膜厚が約５ｎｍのゲート酸化膜２０３
と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜
厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シ
リコン窒化膜及び多結晶シリコン膜をパターニングし
て、ＭＯＳトランジスタのゲート電極２０６及びゲート
上窒化膜２０７を形成する。次に、ゲート上窒化膜２０
７及びゲート電極２０６をマスクとして燐イオンを加速
エネルギー１０ｋｅＶ、ト゛―ズ量２×１０¹³ｃｍ^-2の条
件で注入し、第１不純物拡散領域２０４および第２不純
物拡散領域２０５を形成する。なお、ゲート電極２０６
の材料としては、多結晶シリコンと高融点金属あるいは
そのシリサイドの多層膜を用いても構わない。また、ゲ
ート電極２０６とゲート上窒化膜２０７との間に、シリ
コン酸化膜を介在させても構わない。

【００６８】図２（ｂ）に示す工程では、基板上に厚さ
が約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチ
ングすることにより、ゲート側壁窒化膜２０９を形成す
る。なお、ゲート上窒化膜２０７上にシリコン酸化膜を
形成することによって、ゲート側壁窒化膜２０９の形成
時に、ゲート上窒化膜２０７がエッチングされないよう
にすることも可能である。

【００６９】図２（ｃ）に示す工程では、厚みが４００
ｎｍのシリコン酸化膜からなる第１層間絶縁膜２１０を
堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、
第１層間絶縁膜２１０の上にコンタクト窓形成領域を開
口したフォトレジスト膜２１１を形成する。そして、こ
のフォトレジスト膜２１１をマスクとしてウェットエッ
チングを行い、第１層間絶縁膜２１０に、深さが約５０
ｎｍの第１，第２椀状凹部２１２，２１３を形成する。

【００７０】図２（ｄ）に示す工程では、そのままフォ
トレジスト膜２１１をマスクとして、第１層間絶縁膜２
１０の異方性エッチングを行って、それぞれ第１，第２
不純物拡散領域２０４，２０５に到達する第１，第２コ
ンタクト窓２１４，２１５を形成する。

【００７１】図２（ｅ）に示す工程では、フォトレジス
ト膜２１１を除去した後、基板上にＮ型多結晶シリコン
膜を堆積し、第１層間絶縁膜２１０上のＮ型多結晶シリ
コン膜をＣＭＰ法を用いて除去することによって、Ｎ型
多結晶シリコンを各コンタクト窓２１４，２１５に埋め
込んで、第１，第２プラグ２１６，２１７を形成する。
尚、Ｎ型多結晶シリコン膜の代わりに、タングステン膜
あるいはチタンナイトライド膜を用いても構わない。

【００７２】図２（ｆ）に示す工程では、第１層間絶縁
膜２１０および第１，第２プラグ２１６，２１７上に、
膜厚が２０ｎｍのシリコン酸化膜からなる配線下敷き絶
縁膜２１８を堆積した後、フォトレジスト膜（図示せ
ず）をマスクとして、第１プラグ２１６上の配線下敷き
絶縁膜２１８を、ドライエッチあるいはウェットエッチ
法を用いて除去する。次に、基板上に膜厚が約２００ｎ
ｍのタングステン膜およびシリコン窒化膜を堆積した
後、これらの膜をパターニングして、ビット線２２０及
びビット線上窒化膜２２１を形成する。なお、配線下敷
き絶縁膜２１８の材料として、シリコン酸化膜の代わり
にシリコン窒化膜を用いても構わない。

【００７３】図２（ｇ）に示す工程では、基板上に膜厚
が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エ
ッチングすることにより、ビット線２２０及びビット線
上窒化膜２２１の側面上にビット線側壁窒化膜２２２を
形成する。次に、基板上に厚みが約４００ｎｍのシリコ
ン酸化膜からなる第２層間絶縁膜２２３を堆積し、ＣＭ
Ｐ平坦化法を用いて表面を平滑化した後、コンタクト窓
形成領域を開口したフォトレジスト膜を形成する（図示
せず）。そして、このフォトレジスト膜をマスクとして
第２層間絶縁膜２２３および配線下敷き絶縁膜２１８を
除去し、第２プラグ２１７に到達するコンタクト窓を形
成する。さらに、基板上にＮ型多結晶シリコン膜を堆積
した後、第２層間絶縁膜２２３上のＮ型多結晶シリコン
膜をＣＭＰ法を用いて除去することによって、コンタク
ト窓に埋め込まれたＮ型多結晶シリコンからなる第３プ
ラグ２２４を形成する。なお、Ｎ型多結晶シリコン膜の
代わりに、タングステン膜あるいはチタンナイトライド
膜などの金属膜を用いても構わない。

【００７４】図２（ｈ）に示す工程では、基板上に膜厚
が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆
積し、この膜をパターニングしてストレージ電極２２５
を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳ
Ｔ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ
法を用いて堆積した後、これらの膜をパターニングし
て、容量膜２２６及びプレート電極２２７を形成する。
なお、容量部を構成するストレージ電極２２５、容量膜
２２６及びプレート電極２２７の材料は、本実施形態で
使用した材料に限定されるものではない。また、容量部
の構造も、本実施形態における構造に限定されるもので
はない。

【００７５】本実施形態のようなＤＲＡＭのメモリーセ
ルの製造方法によると、図２（ｄ）に示すコンタクト窓
の形成時において、コンタクト窓内にゲート側壁窒化膜
２０９やゲート上窒化膜２０７が露出しても、シリコン
酸化膜とシリコン窒化膜とに対するエッチング選択比を
十分高く維持できるので、ゲート上窒化膜２０７やゲー
ト側壁窒化膜２０９が除去されてゲート電極２０６が露
出するのを防止することができる。すなわち、ビット線
コンタクトの下部を構成する第１プラグ２１６やストレ
ージノードコンタクトの下部プラグとなる第２プラグ２
１７とゲート電極２０６との短絡等のない自己整合コン
タクトを形成することができる。

【００７６】また、図２（ｆ）に示すビット線コンタク
トの形成時において、ビット線２２２に接続される第１
プラグ２１６の上部が椀状に広がり表面積が拡大してい
るため、フォトリソグラフィーの合せマージンを小さく
するかあるいはなくすことができ、メモリーセルの微細
化が可能である。

【００７７】さらに、配線下敷き絶縁膜２１８の存在に
よりビット線２２０と第２プラグ２１７との接触を防止
できるとともに、ビット線２２０のパターニング時にお
いて、ビット線２２０を構成するタングステンと配線下
敷き絶縁膜２１８を構成するシリコン酸化膜との間のエ
ッチング選択比は十分高いので、配線下敷き絶縁膜２１
８の下方の第１，第２プラグ２１６，２１７がエッチン
グされるのを確実に防ぐことができる。

【００７８】加えて、図２（ｇ）に示すコンタクト窓
（ストレージノードコンタクト用）の形成時において、
コンタクト窓内にビット線側壁窒化膜２２２やビット線
上窒化膜２２１が露出しても、ビット線側壁窒化膜２２
２やビット線上窒化膜２２１と第２プラグ２１７の上面
との高さの差が小さいので、シリコン酸化膜とシリコン
窒化膜とに対するエッチング選択比を十分高く維持でき
る。従って、コンタクト窓の形成中にビット線上窒化膜
２２１やビット線側壁窒化膜２２２が除去されてビット
線２２０が露出されるのを確実に防止することができ
る。すなわち、ストレージノードコンタクトの上部を構
成する第３プラグ２２４とビット線２２５との短絡等の
ない自己整合コンタクトを形成することができる。

【００７９】以上のことから、ストレージノードコンタ
クト２１７，２２４とゲート電極２０６及びビット線２
２０双方との短絡を防止しながら、ゲート電極２０６と
ビット線２２０双方に自己整合するストレージノードコ
ンタクト２１７，２２４を形成することができる。

【００８０】また、本実施形態における半導体装置の構
造によれば、上記第１の実施形態と同様に、ビット線２
２０と第１層間絶縁膜２１０との間にビット線下敷き膜
２１８を介在させるとともに、ビット線２２０の上面及
び側面を窒化膜２２１，２２２で覆い、かつ、ストレー
ジノードコンタクトを下部プラグ（第２プラグ２１７）
と上部プラグ（第３プラグ２２４）とに分けて個別に構
成しているので、上記第１の実施形態と同じ効果を発揮
することができる。

【００８１】加えて、本実施形態では、ビット線コンタ
クトの下部となる第１プラグ２１６と、ストレージノー
ドコンタクトの下部プラグとなる第２プラグ２１７の上
部を椀状に広げることによって、上方の部材に接続され
る上面の面積を大きくすることができるので、フォトリ
ソグラフィー工程の合わせマージンを小さく、あるいは
全くなくすことも可能である。よって、メモリーセルの
占有面積をさらに縮小することができる。

【００８２】（第３の実施形態）次に、第３の実施形態
について説明する。図３（ａ）〜（ｈ）は、第３の実施
形態におけるＤＲＡＭのメモリーセルの製造工程を示す
断面図である。

【００８３】まず、図３（ａ）に示す工程では、Ｐ型半
導体基板３０１内に、周知の技術を用いて素子分離３０
２を形成した後、膜厚が約５ｎｍのゲート酸化膜３０３
と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜
厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シ
リコン窒化膜及び多結晶シリコン膜をパターニングし
て、ＭＯＳトランジスタのゲート電極３０６及びゲート
上窒化膜３０７を形成する。次に、ゲート上窒化膜３０
７及びゲート電極３０６をマスクとして燐イオンを加速
エネルギー１０ｋｅＶ、ト゛―ズ量２×１０¹³ｃｍ^-2の条
件で注入し、第１不純物拡散領域３０４および第２不純
物拡散領域３０５を形成する。なお、ゲート電極３０６
の材料としては、多結晶シリコンと高融点金属あるいは
そのシリサイドの多層膜を用いても構わない。また、ゲ
ート電極３０６とゲート上窒化膜３０７との間に、シリ
コン酸化膜を介在させても構わない。

【００８４】図３（ｂ）に示す工程では、基板上に厚さ
が約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチ
ングすることにより、ゲート側壁窒化膜３０９を形成す
る。なお、ゲート上窒化膜３０７上にシリコン酸化膜を
形成することによって、ゲート側壁窒化膜３０９の形成
時に、ゲート上窒化膜３０７がエッチングされないよう
にすることも可能である。

【００８５】図３（ｃ）に示す工程では、厚みが４００
ｎｍのシリコン酸化膜からなる第１層間絶縁膜３１０を
堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、
第１層間絶縁膜３１０の上に第２のコンタクト窓形成領
域を開口した第１のフォトレジスト膜３１１を形成す
る。そして、この第１のフォトレジスト膜３１１をマス
クとしてウェットエッチングを行い、第１層間絶縁膜３
１０に、深さが約１００ｎｍの椀状凹部３１２を形成す
る。

【００８６】図３（ｄ）に示す工程では、第１のフォト
レジスト膜３１１を除去した後、第１，第２のコンタク
ト窓形成領域を開口した第２のフォトレジスト膜３１
１’をマスクとして、第１層間絶縁膜３１０の異方性エ
ッチングを行って、それぞれ第１，第２不純物拡散領域
３０４，３０５に到達する第１，第２コンタクト窓３１
４，３１５を形成する。

【００８７】図３（ｅ）に示す工程では、フォトレジス
ト膜３１１を除去した後、基板上にＮ型多結晶シリコン
膜を堆積し、第１層間絶縁膜３１０上のＮ型多結晶シリ
コン膜をＣＭＰ法を用いて除去することによって、Ｎ型
多結晶シリコンを各コンタクト窓３１４，３１５に埋め
込んで、第１，第２プラグ３１６，３１７を形成する。
なお、Ｎ型多結晶シリコン膜の代わりに、タングステン
膜あるいはチタンナイトライド膜などの金属膜を用いて
も構わない。

【００８８】図３（ｆ）に示す工程では、第１層間絶縁
膜３１０および第１，第２プラグ３１６，３１７上に、
膜厚が２０ｎｍのシリコン酸化膜からなる配線下敷き絶
縁膜３１８を堆積した後、フォトレジスト膜（図示せ
ず）をマスクとして、第１プラグ３１６上の配線下敷き
絶縁膜３１８を、ドライエッチあるいはウェットエッチ
法を用いて除去する。次に、基板上に膜厚が約３００ｎ
ｍのタングステン膜およびシリコン窒化膜を堆積した
後、これらの膜をパターニングして、ビット線３２０及
びビット線上窒化膜３２１を形成する。なお、配線下敷
き絶縁膜３１８の材料として、シリコン酸化膜の代わり
にシリコン窒化膜を用いても構わない。

【００８９】図３（ｇ）に示す工程では、基板上に膜厚
が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エ
ッチングすることにより、ビット線３２０及びビット線
上窒化膜３２１の側面上にビット線側壁窒化膜３２２を
形成する。次に、基板上に厚みが約４００ｎｍのシリコ
ン酸化膜からなる第２層間絶縁膜３２３を堆積し、ＣＭ
Ｐ平坦化法を用いて表面を平滑化した後、コンタクト窓
形成領域を開口したフォトレジスト膜を形成する（図示
せず）。そして、このフォトレジスト膜をマスクとして
第２層間絶縁膜３２３および配線下敷き絶縁膜３１８を
除去し、第２プラグ３１７に到達するコンタクト窓を形
成する。さらに、基板上にＮ型多結晶シリコン膜を堆積
した後、第２層間絶縁膜３２３上のＮ型多結晶シリコン
膜をＣＭＰ法を用いて除去することによって、コンタク
ト窓に埋め込まれたＮ型多結晶シリコンからなる第３プ
ラグ３２４を形成する。なお、Ｎ型多結晶シリコン膜の
代わりに、タングステン膜あるいはチタンナイトライド
膜などの金属膜を用いても構わない。

【００９０】図３（ｈ）に示す工程では、基板上に膜厚
が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆
積し、この膜をパターニングしてストレージ電極３２５
を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳ
Ｔ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ
法を用いて堆積した後、これらの膜をパターニングし
て、容量膜３２６及びプレート電極３２７を形成する。
なお、容量部を構成するストレージ電極３２５、容量膜
３２６及びプレート電極３２７の材料は、本実施形態で
使用した材料に限定されるものではない。また、容量部
の構造も、本実施形態における構造に限定されるもので
はない。

【００９１】本実施形態のようなＤＲＡＭのメモリーセ
ルの製造方法によると、図３（ｄ）に示すコンタクト窓
３１４，３１５の形成時において、コンタクト窓３１
４，３１５内にゲート側壁窒化膜３０９やゲート上窒化
膜３０７が露出しても、シリコン酸化膜とシリコン窒化
膜とに対するエッチング選択比を十分高く維持できるの
で、ゲート上窒化膜３０７やゲート側壁窒化膜３０９が
除去されてゲート電極３０６が露出するのを防止するこ
とができる。すなわち、ット線コンタクトを構成する第
１プラグ３１６やストレージノードコンタクトの下部プ
ラグとなる第２プラグ３１７とゲート電極３０６との短
絡等のない自己整合コンタクトを形成することができ
る。

【００９２】また、図３（ｇ）に示す第３プラグ３２４
の形成時において、第３プラグ３２４に接続される第２
プラグ３１６の上部が椀状に広がり表面積が拡大してい
る。したがって、ストレージノードコンタクトの上部プ
ラグと下部プラグとの形成時におけるフォトリソグラフ
ィーの合せマージンを小さくするかあるいはなくすこと
ができ、メモリーセルの微細化が可能である。

【００９３】さらに、配線下敷き絶縁膜３１８の存在に
よりビット線３２０と第２プラグ３１７との接触を防止
できるとともに、ビット線３２０のパターニング時にお
いて、ビット線３２０を構成するタングステンと配線下
敷き絶縁膜３１８を構成するシリコン酸化膜との間のエ
ッチング選択比は十分高いので、配線下敷き絶縁膜３１
８の下方の第１，第２プラグ３１６，３１７がエッチン
グされるのを確実に防ぐことができる。

【００９４】加えて、図３（ｇ）に示すコンタクト窓
（ストレージノードコンタクト用）の形成時において、
コンタクト窓内にビット線側壁窒化膜３２２やビット線
上窒化膜３２１が露出しても、ビット線側壁窒化膜３２
２やビット線上窒化膜３２１と第２プラグ３１７の上面
との高さの差が小さいので、シリコン酸化膜とシリコン
窒化膜とに対するエッチング選択比を十分高く維持でき
る。従って、コンタクト窓の形成中にビット線上窒化膜
３２１やビット線側壁窒化膜３２２が除去されてビット
線３２０が露出されるのを確実に防止することができ
る。すなわち、ストレージノードコンタクトの上部を構
成する第３プラグ３２４とビット線３２５との短絡等の
ない自己整合コンタクトを形成することができる。

【００９５】以上のことから、ストレージノードコンタ
クト３１７，３２４とゲート電極３０６及びビット線３
２０双方との短絡を防止しながら、ゲート電極３０６と
ビット線３２０双方に自己整合するストレージノードコ
ンタクト３１７，３２４を形成することができる。

【００９６】また、本実施形態における半導体装置の構
造によれば、上記第１の実施形態と同様に、ビット線３
２０と第１層間絶縁膜３１０との間にビット線下敷き膜
３１８を介在させるとともに、ビット線３２０の上面及
び側面を窒化膜３２１，３２２で覆い、かつ、ストレー
ジノードコンタクトを下部プラグ（第２プラグ３１７）
と上部プラグ（第３プラグ３２４）とに分けて個別に構
成しているので、上記第１の実施形態と同じ効果を発揮
することができる。

【００９７】加えて、本実施形態では、ストレージノー
ドコンタクトの下部プラグとなる第２プラグ３１７の上
部を椀状に広げることによって、上方の部材に接続され
る上面の面積を大きくすることができるので、フォトリ
ソグラフィーの合わせマージンを小さく、あるいは全く
なくすことも可能である。よって、メモリーセルの占有
面積の縮小を図ることができる。特に、第２の実施形態
とは異なり、ビット線コンタクトの下部となる第１プラ
グ３１６はストレート形状としているので、第２プラグ
３１７の上面の面積を第２の実施形態の場合よりも約４
倍拡大させることが可能となる。よって、第２の実施形
態よりもさらに、ストレージノードコンタクトの上部プ
ラグ−下部プラグ形成時のフォトリソグラフィーの合せ
マージンを縮小することができる。 （第４の実施形態）次に、第４の実施形態について説明
する。図４（ａ）〜（ｈ）は、第４の実施形態における
ＤＲＡＭのメモリーセルの製造工程を示す断面図であ
る。

【００９８】まず、図４（ａ）に示す工程では、Ｐ型半
導体基板４０１内に、周知の技術を用いて素子分離４０
２を形成した後、膜厚が約５ｎｍのゲート酸化膜４０３
と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜
厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シ
リコン窒化膜及び多結晶シリコン膜をパターニングし
て、ＭＯＳトランジスタのゲート電極４０６及びゲート
上窒化膜４０７を形成する。次に、ゲート上窒化膜４０
７及びゲート電極４０６をマスクとして燐イオンを加速
エネルギー１０ｋｅＶ、ト゛―ズ量２×１０¹³ｃｍ^-2の条
件で注入し、第１不純物拡散領域４０４および第２不純
物拡散領域４０５を形成する。なお、ゲート電極４０６
の材料としては、多結晶シリコンと高融点金属あるいは
そのシリサイドの多層膜を用いても構わない。また、ゲ
ート電極４０６とゲート上窒化膜４０７との間に、シリ
コン酸化膜を介在させても構わない。

【００９９】図４（ｂ）に示す工程では、基板上に厚さ
が約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチ
ングすることにより、ゲート側壁窒化膜４０９を形成す
る。なお、ゲート上窒化膜４０７上にシリコン酸化膜を
形成することによって、ゲート側壁窒化膜４０９の形成
時に、ゲート上窒化膜４０７がエッチングされないよう
にすることも可能である。

【０１００】図４（ｃ）に示す工程では、厚みが４００
ｎｍのシリコン酸化膜からなる第１層間絶縁膜４１０を
堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、
第１層間絶縁膜４１０の上にコンタクト窓形成領域を開
口したフォトレジスト膜（図示せず）を形成する。そし
て、第１層間絶縁膜４１０に第１，第２不純物拡散領域
４０４，４０５に到達するコンタクト窓をそれぞれ開口
し、基板上にＮ型多結晶シリコン膜を堆積した後、第１
層間絶縁膜４１０上のＮ型多結晶シリコン膜をＣＭＰ法
を用いて除去することによって、各コンタクト窓内に埋
め込まれたＮ型多結晶シリコンからなる第１，第２プラ
グ４１１，４１２を形成する。次に、基板上にチタン膜
を堆積した後、６２５℃で３０秒のＲＴＡ処理を行い、
未反応チタン膜をアンモニア過水溶液を用い除去し、さ
らい熱処理を行って第１，第２プラグ４１１，４１２の
表面上にチタンシリサイド膜４１３を形成する。なお、
第１，第２プラグ４１１，４１２の材料として、Ｎ型多
結晶シリコン膜の代わりにシリコン膜を用いても構わな
い。また、シリサイド膜の材料として、チタン膜の代わ
りに、コバルト膜、ニッケル膜等他の高融点金属を用い
ても構わない。

【０１０１】図４（ｄ）に示す工程では、第１の層間絶
縁膜４１０およびチタンシリサイド膜４１３の上に、膜
厚が約２０ｎｍのシリコン酸化膜からなる配線下敷き絶
縁膜４１４を堆積した後、フォトレジスト膜（図示せ
ず）をマスクとして、第１プラグ４１１の上方の配線下
敷き絶縁膜４１４を、ドライエッチあるいはウェットエ
ッチ法を用いて除去し、コンタクト窓４１５を形成す
る。なお、配線下敷き絶縁膜４１４の材料として、シリ
コン酸化膜の代わりにシリコン窒化膜を用いても構わな
い。

【０１０２】図４（ｅ）に示す工程では、基板上に膜厚
が約４００ｎｍのタングステン膜およびシリコン窒化膜
を堆積した後、これらの膜をパターニングして、ビット
線４１６及びビット線上窒化膜４１７を形成する。

【０１０３】図４（ｆ）に示す工程では、基板上に膜厚
が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エ
ッチングすることにより、ビット線４１６及びビット線
上窒化膜４１７の側面上にビット線側壁窒化膜４１８を
形成する。

【０１０４】図４（ｇ）に示す工程では、基板上に厚み
が約４００ｎｍのシリコン酸化膜からなる第４層間絶縁
膜４１９を堆積し、ＣＭＰ平坦化法を用いて表面を平滑
化した後、コンタクト窓形成領域を開口したフォトレジ
スト膜を形成する（図示せず）。そして、このフォトレ
ジスト膜をマスクとして第２層間絶縁膜４１９および配
線下敷き絶縁膜４１４を除去し、第２プラグ４１２に到
達するコンタクト窓を形成する。さらに、基板上にＮ型
多結晶シリコン膜を堆積した後、第２層間絶縁膜４１９
上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去する
ことによって、コンタクト窓に埋め込まれたＮ型多結晶
シリコンからなる第３プラグ４２０を形成する。なお、
Ｎ型多結晶シリコン膜の代わりに、タングステン膜ある
いはチタンナイトライド膜を用いても構わない。

【０１０５】図４（ｈ）に示す工程では、基板上に膜厚
が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆
積し、この膜をパターニングしてストレージ電極４２１
を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳ
Ｔ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ
法を用いて堆積した後、これらの膜をパターニングし
て、容量膜４２２及びプレート電極４２３を形成する。
なお、容量部を構成するストレージ電極４２１、容量膜
４２２及びプレート電極４２３の材料は、本実施形態で
使用した材料に限定されるものではない。また、容量部
の構造も、本実施形態における構造に限定されるもので
はない。

【０１０６】本実施形態のようなＤＲＡＭのメモリーセ
ルの製造方法によると、図４（ｃ）に示す工程中のコン
タクト窓の形成時において、コンタクト窓内にゲート側
壁窒化膜４０９やゲート上窒化膜４０７が露出しても、
シリコン酸化膜とシリコン窒化膜とに対するエッチング
選択比を十分高く維持できるので、ゲート上窒化膜４０
７やゲート側壁窒化膜４０９が除去されてゲート電極４
０６が露出するのを確実に防止することができる。すな
わち、ビット線コンタクトの下部を構成する第１プラグ
４１１やストレージノードコンタクトの下部プラグとな
る第２プラグ４１２とゲート電極４０６との短絡等のな
い自己整合コンタクトを形成することができる。

【０１０７】また、図４（ｄ）中に示す第１プラグ４１
１への開口４１５の形成時に、チタンシリサイド膜４１
３がエッチングストッパーとして作用するので、Ｎ型多
結晶シリコンからなる第１プラグ４１１のエッチングを
防止できる。

【０１０８】一方、図４（ｅ）に示す工程中のビット線
４１６の形成時において、配線下敷き絶縁膜４１４の存
在により、ビット線４１６と第２プラグ４１２との絶縁
性が維持される。

【０１０９】さらに、図４（ｇ）に示す工程中のコンタ
クト窓（ストレージノードコンタクト用）の形成時にお
いて、コンタクト窓内にビット線側壁窒化膜４１８やビ
ット線上窒化膜４１７が露出しても、ビット線側壁窒化
膜４１８やビット線上窒化膜４１７と第２プラグ４１２
の上面との高さの差が小さいので、シリコン酸化膜とシ
リコン窒化膜とに対するエッチング選択比を十分高く維
持できる。従って、コンタクト窓の形成中にビット線上
窒化膜４１７やビット線側壁窒化膜４１８が除去されて
ビット線４１６が露出されるのを確実に防止することが
できる。すなわち、ストレージノードコンタクトの上部
を構成する第３プラグ４２０とビット線４１６との短絡
等のない自己整合コンタクトを形成することができる。
以上のことから、ストレージノードコンタクト４１２，
４２０とゲート電極４０６及びビット線４１６双方との
短絡を防止しながら、ゲート電極４０６とビット線４１
６双方に自己整合するストレージノードコンタクト４１
２，４２０を形成することができる。

【０１１０】また、本実施形態における半導体装置の構
造によれば、上記第１の実施形態と同様に、ビット線４
１６と第１層間絶縁膜４１０との間にビット線下敷き膜
４１４を介在させるとともに、ビット線４１６の上面及
び側面を窒化膜４１７，４１８で覆い、かつ、ストレー
ジノードコンタクトを下部プラグ（第２プラグ４１２）
と上部プラグ（第３プラグ４２０）とに分けて個別に構
成しているので、上記第１の実施形態と同じ効果を発揮
することができる。

【０１１１】加えて、本実施形態では、ビット線コンタ
クトの下部となる第１プラグ４１１と、ストレージノー
ドコンタクトの下部プラグとなる第２プラグ４１２との
上に、チタンシリサイド膜４１３を形成するようにした
ので、それらの上へのコンタクト部材の形成時における
コンタクト抵抗の低減を図りつつその上へのコンタクト
形成時のストッパーとして作用させることができる。

【０１１２】（第５の実施形態）上記各実施形態では、
ＤＲＡＭのメモリーセルの構造及びその製造方法につい
てのみ説明したが、本発明の半導体装置の他の領域にメ
モリーセル以外の半導体装置例えばＣＭＯＳデバイスな
どが形成されていてもよい。

【０１１３】図５は、第２の実施形態に係るＤＲＡＭと
ＣＭＯＳデバイスとを混載した半導体装置の構造を示す
断面図である。

【０１１４】同図に示すように、Ｐ型半導体基板２０１
にはＤＲＡＭ領域ＲdramとＣＭＯＳ領域Ｒcmosとが設け
られていて、各領域は素子分離２０２によりさらに多数
の活性領域に区画されている。ＤＲＡＭ領域Ｒdramに
は、上記第２の実施形態における構造を有するメモリー
セルが設けられている。すなわち、ゲート酸化膜２０３
と、ゲート電極２０６と、ゲート上窒化膜２０７と、第
１不純物拡散領域２０４と、第２不純物拡散領域２０５
と、ゲート側壁窒化膜２０９とを有するメモリセルトラ
ンジスタが配設されている。そして、第１層間絶縁膜２
１０を貫通して第１，第２不純物拡散領域２０４，２０
５に接続される第１，第２プラグ２１６，２１７が設け
られており、第１層間絶縁膜２１０および第１，第２プ
ラグ２１６，２１７上には、配線下敷き絶縁膜２１８が
設けられている。また、配線下敷き絶縁膜２１８を貫通
して第１プラグ２１６に接続されるとともに第１層間絶
縁膜２１０の上に延びるビット線２２０及びビット線上
窒化膜２２１が設けられている。さらに、第２層間絶縁
膜２２３及び配線下敷き絶縁膜２１８貫通して第２プラ
グ２１７に接続される第３プラグ２２４が形成されてい
るとともに、該第３プラグに接続されるストレージ電極
２２５、容量膜２２６及びプレート電極２２７からなる
ＤＲＡＭメモリーセルの容量部が設けられている。

【０１１５】一方、ＣＭＯＳ領域Ｒcmosには、ゲート酸
化膜５０３と、ゲート電極５０６と、ゲート上窒化膜５
０７と、低濃度領域を付設した第１不純物拡散領域５０
４と、低濃度領域を付設した第２不純物拡散領域５０５
と、ゲート側壁窒化膜５０９とを有するトランジスタが
配設されている。そして、第１層間絶縁膜２１０を貫通
して第１，第２不純物拡散領域５０４，５０５に接続さ
れるとともに配線下敷き絶縁膜２１８上に延びる下層配
線５１６，５１７が設けられている。また、この下層配
線５１６，５１７の上面には配線上窒化膜５２１が、側
面には配線側壁窒化膜５２２が形成されている。

【０１１６】さらに、ＤＲＡＭ領域Ｒdram及びＣＭＯＳ
領域Ｒcmosに亘って、第３層間絶縁膜２３０が形成され
ており、この第３層間絶縁膜２３０の上に上層配線であ
るアルミニウム配線２５０が配設されている。また、Ｃ
ＭＯＳ領域Ｒcmosにおいて、アルミニウム配線２５０と
下層配線５１６，５１７とは、第２層間絶縁膜２２３２
及び第３層間絶縁膜２３０を貫通するプラグ５３０，５
３１を介してそれぞれ接続されている。

【０１１７】以上のように、本実施形態によれば、高集
積化されかつ信頼性の高いＤＲＡＭメモリーセルと、Ｃ
ＭＯＳデバイスとを共通の半導体基板上に搭載できるの
で、半導体装置の利用性の向上を図ることができる。

【０１１８】（その他の実施形態）第５の実施形態で
は、第２実施形態に係るＤＲＡＭメモリーセルとＣＭＯ
Ｓデバイスとを混載した半導体装置について説明した
が、第１，第３及び第４の実施形態に係るＤＲＡＭメモ
リーセルに対しても、ＣＭＯＳデバイスと混載した半導
体装置を構成できることはいうまでもない。

【０１１９】上記各実施形態における第１，第２プラグ
は、多結晶シリコン膜だけでなく、単結晶シリコン又は
非晶質シリコンで形成されていてもよい。あるいは、ア
ルミニウム，銅，Ｗ等の金属膜で構成されていてもよ
い。

【０１２０】上記第４の実施形態において、第１，第２
プラグの上に、チタンシリサイド膜に代えて、タングス
テンシリサイド膜，ニッケルシリサイド膜等の他のシリ
サイド膜や、タングステン膜，チタン膜等の高融点金属
膜を形成してもよい。

【０１２１】なお、上記各実施形態に係る半導体装置
は、ゲート電極の下にゲート酸化膜を設けたＭＯＳトラ
ンジスタを備えているが、本発明は係る実施形態に限定
されるものではなく、ゲート電極の下に酸化膜以外の絶
縁膜を備えたＭＯＳトランジスタ以外のＭＩＳトランジ
スタや、ゲート絶縁膜のないショットキー接触型のゲー
ト電極を備えた電界効果型トランジスタ全般に適用する
ことができる。

【０１２２】上記第３の実施形態における第１，第２コ
ンタクト窓３１４，３１５の形成の手順の代わりに、第
１のコンタクト窓形成領域のみを開口した第１のフォト
レジスト膜をマスクとして異方性エッチングを行って全
体がストレート状の第１のコンタクト窓を形成する一
方、第２のコンタクト窓形成領域のみを開口した第２の
フォトレジスト膜をマスクとして等方性エッチングと異
方性エッチングとを連続的に行って、上部が椀状で下部
がストレート状の第２のコンタクト窓を形成してもよ
い。

【０１２３】

【発明の効果】請求項１によれば、ゲート電極と、第
１，第２の不純物拡散領域とを有する電界効果型トラン
ジスタを備えた半導体装置において、第１の層間絶縁膜
を貫通してそれぞれ第１，第２の不純物拡散領域に接続
される第１，第２のプラグと、第１のプラグに接続され
る配線と、配線と第１の層間絶縁膜との間に形成され配
線に対する高いエッチング選択比を有する配線下敷き絶
縁膜と、第２の層間絶縁膜及び配線下敷き絶縁膜を貫通
して第１のプラグに接続される第３のプラグとを設けた
ので、配線下敷き絶縁膜による配線と第２プラグとの接
触防止機能と配線形成時における第２プラグのエッチン
グ防止機能とにより、信頼性が高く高集積化された半導
体装置の提供を図ることができる。

【０１２４】請求項１の構造は、請求項１１の半導体装
置の製造方法によって容易に実現することができる。

【０１２５】また、請求項１を引用した請求項２〜１０
により、上記効果に加え低下の効果を発揮することがで
きる。

【０１２６】請求項２，３によれば、第１及び第２のプ
ラグあるいは第２のプラグのみの上部の横断面積を上方
に向かって拡大させる構造としたので、各プラグの上方
の部材である配線や第３プラグを形成するためのフォト
リソグラフィー工程の合わせマージンの低減により、半
導体装置の集積度の向上を図ることができる。

【０１２７】請求項２又は３の構造は、請求項１２〜１
４の半導体装置の製造方法によって容易に実現できる。

【０１２８】請求項４によれば、第１及び第２のプラグ
をシリコンにより構成したので、シリコンの特性を利用
して、信頼性の高いプラグを得ることができる。

【０１２９】請求項４の構造は、請求項１５の半導体装
置の製造方法によって容易に実現できる。

【０１３０】請求項５によれば、第１及び第２のプラグ
の上に金属膜又はシリサイド膜を形成したので、コンタ
クト抵抗の小さいプラグをえることができる。

【０１３１】請求項５の構造は、請求項１６の半導体装
置の製造方法によって容易に実現できる。

【０１３２】請求項６によれば、第１，第２の層間絶縁
膜及び配線下敷き絶縁膜をシリコン酸化膜により構成し
たので、半導体装置全体の平坦性や表面の平滑性の向上
を図ることができる。

【０１３３】請求項７によれば、第１，第２の層間絶縁
膜をシリコン酸化膜により構成し、配線下敷き絶縁膜を
シリコン窒化膜により構成したので、半導体装置全体の
層間絶縁膜の平坦性が良好に維持されるとともに、配線
下敷き絶縁膜による配線パターニング時における第２の
プラグのエッチング防止機能がより高くなる。

【０１３４】請求項８によれば、配線の上面及び側面を
第２の層間絶縁膜に対して高いエッチング選択比を有す
る絶縁膜で覆っておくようにしたので、第３のプラグを
配線に対して自己整合的に形成することにより、信頼性
を損ねることなくさらに高集積化された半導体装置が得
られる。

【０１３５】請求項８の構造は、請求項１７の半導体装
置の製造方法によって容易に実現できる。

【０１３６】請求項９に記載されているように、ゲート
電極の上面および側面を第１の層間絶縁膜に対して高い
エッチング選択比を有する絶縁膜で覆うようにしたの
で、第１，第２プラグもゲート電極に対して自己整合的
に形成できる構造となり、さらに高集積化を図ることが
できる。

【０１３７】請求項９の構造は、請求項１８の半導体装
置の製造方法によって容易に実現できる。

【０１３８】請求項１０に記載されているように、請求
項１，２，３，４，５，６，７，８又は９をＤＲＡＭの
メモリーセルに適用するようにしたので、特に高集積化
の要求が大きいＤＲＡＭのメモリーセルに対して、高信
頼性と高集積化とを有効に発揮することができる。

【図面の簡単な説明】

【図１】第１の実施形態におけるＤＲＡＭのメモリーセ
ルの製造工程を示す断面図である。

【図２】第２の実施形態におけるＤＲＡＭのメモリーセ
ルの製造工程を示す断面図である。

【図３】第３の実施形態におけるＤＲＡＭのメモリーセ
ルの製造工程を示す断面図である。

【図４】第４の実施形態におけるＤＲＡＭのメモリーセ
ルの製造工程を示す断面図である。

【図５】第５の実施形態におけるＤＲＡＭ・ＣＭＯＳデ
バイス混載型半導体装置の断面図である。

【図６】従来例におけるＤＲＡＭのメモリーセルの構造
を示す断面図である。

【図７】従来例におけるＤＲＡＭのメモリーセルの構造
を示す断面図である。

【符号の説明】

１０１ Ｐ型半導体基板 １０２ 素子分離 １０３ ゲート酸化膜 １０４ 第１不純物拡散領域 １０５ 第２不純物拡散領域 １０６ ゲート電極 １０７ ゲート上窒化膜 １０９ ゲート側壁窒化膜 １１０ 第１層間絶縁膜 １１１ 第１プラグ（ビット線コンタクトの下部） １１２ 第２プラグ（ストレージノードコンタクトの
下部プラグ） １１３ ビット線下敷き絶縁膜（配線下敷き絶縁膜） １１４ 開口 １１５ ビット線（配線） １１６ ビット線上窒化膜 １１７ ビット線側壁窒化膜 １１８ 第２層間絶縁膜 １１９ 第３のプラグ（ストレージノードコンタクト
の上部プラグ） １２０ ストレージ電極 １２１ 容量膜 １２２ プレート電極 ２０１ Ｐ型半導体基板 ２０２ 素子分離 ２０３ ゲート酸化膜 ２０４ 第１不純物拡散領域 ２０５ 第２不純物拡散領域 ２０６ ゲート電極 ２０７ ゲート上窒化膜 ２０９ ゲート側壁窒化膜 ２１０ 第１層間絶縁膜 ２１１ フォトレジスト膜 ２１２ 第１椀状凹部 ２１３ 第２椀状凹部 ２１４ 第１コンタクト窓 ２１５ 第２コンタクト窓 ２１６ 第１プラグ（ビット線コンタクトの下部） ２１７ 第２プラグ（ストレージノードコンタクトの
下部プラグ） ２１８ ビット線下敷き絶縁膜（配線下敷き絶縁膜） ２２０ ビット線 ２２１ ビット線上窒化膜 ２２２ ビット線側壁窒化膜 ２２３ 第２層間絶縁膜 ２２４ 第３プラグ（ストレージノードコンタクトの
上部プラグ） ２２５ ストレージ電極 ２２６ 容量膜 ２２７ プレート電極 ２３０ 第３層間絶縁膜 ２５０ アルミニウム配線 ３０１ Ｐ型半導体基板 ３０２ 素子分離 ３０３ ゲート酸化膜 ３０４ 第１不純物拡散領域 ３０５ 第２不純物拡散領域 ３０６ ゲート電極 ３０７ ゲート上窒化膜 ３０９ ゲート側壁窒化膜 ３１０ 第１層間絶縁膜 ３１１ フォトレジスト膜 ３１２ 第１椀状凹部 ３１４ 第１コンタクト窓 ３１５ 第２コンタクト窓 ３１６ 第１プラグ（ビット線コンタクトの下部） ３１７ 第２プラグ（ストレージノードコンタクトの
下部プラグ） ３１８ ビット線下敷き絶縁膜（配線下敷き絶縁膜） ３２０ ビット線 ３２１ ビット線上窒化膜 ３２２ ビット線側壁窒化膜 ３２３ 第２層間絶縁膜 ３２４ 第３プラグ（ストレージノードコンタクトの
上部プラグ） ２２５ ストレージ電極 ３２６ 容量膜 ３２７ プレート電極 ４０１ Ｐ型半導体基板 ４０２ 素子分離 ４０３ ゲート酸化膜 ４０４ 第１不純物拡散領域 ４０５ 第２不純物拡散領域 ４０６ ゲート電極 ４０７ ゲート上窒化膜 ４０９ ゲート側壁窒化膜 ４１０ 第１層間絶縁膜 ４１１ 第１プラグ（ビット線コンタクトの下部） ４１２ 第２プラグ（ストレージノードコンタクトの
下部プラグ） ４１３ チタンシリサイド膜 ４１４ ビット線下敷き絶縁膜（配線下敷き絶縁膜） ４１５ 開口 ４１６ ビット線（配線） ４１７ ビット線上窒化膜 ４１８ ビット線側壁窒化膜 ４１９ 第２層間絶縁膜 ４２０ 第３のプラグ（ストレージノードコンタクト
の上部プラグ） ４２１ ストレージ電極 ４２２ 容量膜 ４２３ プレート電極 ５０３ ゲート酸化膜 ５０４ 第１不純物拡散領域 ５０５ 第２不純物拡散領域 ５０６ ゲート電極 ５０７ ゲート上窒化膜 ５０９ ゲート側壁窒化膜 ５１６ 下層配線 ５１７ 下層配線 ５２１ 配線上窒化膜 ５２２ 配線側壁窒化膜 ５３０ プラグ ５３１ プラグ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたゲート電極
   と、上記半導体基板内に形成されソース・ドレイン領域
   として機能する第１，第２の不純物拡散領域とを有する
   電界効果型トランジスタを備えた半導体装置であって、 上記半導体基板及びゲート電極の上に形成された第１の
   層間絶縁膜と、 上記第１の層間絶縁膜を貫通してそれぞれ上記第１，第
   ２の不純物拡散領域に接続される導電性の第１，第２の
   プラグと、 上記第１のプラグに接続されるとともに上記第１の層間
   絶縁膜の上に延びる配線と、 少なくとも上記第１の層間絶縁膜と配線との間に介設さ
   れ上記配線に対する高いエッチング選択比を有する配線
   下敷き絶縁膜と、 上記配線下敷き絶縁膜及び上記配線の上に形成された第
   ２の層間絶縁膜と、 上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通
   して上記第１のプラグに接続される導電性の第３のプラ
   グとを備えている半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記第１及び第２のプラグの上部の横断面積は上方に向
   かって拡大していることを特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 上記第２のプラグのみの上部の横断面積が上方に向かっ
   て拡大していることを特徴とする半導体装置。
4. 【請求項４】 請求項１，２又は３記載の半導体装置に
   おいて、 上記第１及び第２のプラグは多結晶シリコンにより構成
   されていることを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置において、 上記第１及び第２のプラグの上に形成された金属膜又は
   シリサイド膜をさらに備えていることを特徴とする半導
   体装置。
6. 【請求項６】 請求項１，２，３，４又は５記載の半導
   体装置において、 上記第１，第２の層間絶縁膜及び上記配線下敷き絶縁膜
   は、シリコン酸化膜により構成されていることを特徴と
   する半導体装置。
7. 【請求項７】 請求項１，２，３，４，５又は６記載の
   半導体装置において、 上記第１，第２の層間絶縁膜は、シリコン酸化膜により
   構成されており、上記配線下敷き絶縁膜はシリコン窒化
   膜により構成されていることを特徴とする半導体装置。
8. 【請求項８】 請求項１，２，３，４，５，６又は７記
   載の半導体装置において、 上記配線の上面及び側面が上記第２の層間絶縁膜に対し
   て高いエッチング選択比を有する絶縁膜で覆われている
   ことを特徴とする半導体装置。
9. 【請求項９】 請求項１，２，３，４，５，６，７又は
   ８記載の半導体装置において、 上記電界効果型トランジスタのゲート電極の上面および
   側面が上記第１の層間絶縁膜に対して高いエッチング選
   択比を有する絶縁膜で覆われていることを特徴とする半
   導体装置。
10. 【請求項１０】 請求項１，２，３，４，５，６，７，
    ８又は９記載の半導体装置において、 上記電界効果型トランジスタは、ＤＲＡＭのメモリセル
    トランジスタであり、 上記配線は、ＤＲＡＭのビット線であり、 上記第３のプラグは、ＤＲＡＭのストレージ電極につな
    がっていて、 上記第２及び第３のプラグが、ＤＲＡＭのストレージノ
    ードコンタクトとして機能することを特徴とする半導体
    装置。
11. 【請求項１１】 半導体基板の一部に、電界効果型トラ
    ンジスタのゲート電極と、ソース・ドレイン領域として
    機能する第１，第２の不純物拡散領域とを形成する第１
    の工程と、 基板上に第１の層間絶縁膜を形成する第２の工程と、 上記第１の層間絶縁膜を貫通して上記第１，第２の不純
    物拡散領域に到達する第１，第２の接続孔を形成する第
    ３の工程と、 上記第１，第２の接続孔内に導電性材料を埋め込んでな
    る第１，第２のプラグを形成する第４の工程と、 上記第１の層間絶縁膜及び第１，第２のプラグの上に配
    線に対するエッチング選択比の高い材料からなる配線下
    敷き絶縁膜を形成した後、該配線下敷き絶縁膜を貫通し
    て上記第１のプラグに到達する開口を形成する第５の工
    程と、 上記開口を含む基板上に導体膜を堆積した後、該導体膜
    をパターニングして、上記第１のプラグに接続される配
    線を形成する第６の工程と、 上記第６の工程の後、基板上に第２の層間絶縁膜を形成
    する第７の工程と、 上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通
    して上記第２のプラグに到達する第３の接続孔を形成す
    る第８の工程と、 上記第３の接続孔内に導電性材料を埋め込んで、上記第
    ２のプラグに接続される第３のプラグを形成する第９の
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法において、 上記第３の工程では、エッチングマスクを用いた等方性
    エッチングにより上記第１，第２の接続孔の上部を椀状
    に形成した後、上記エッチングマスクを用いた異方性エ
    ッチングにより上記第１，第２の接続孔の下部をほぼス
    トレート状に形成することを特徴とする半導体装置の製
    造方法。
13. 【請求項１３】 請求項１１記載の半導体装置の製造方
    法において、 上記第３の工程では、第１のエッチングマスクを用いた
    異方性エッチングにより上記第１の接続孔全体をほぼス
    トレート状に形成する一方、第２のエッチングマスクを
    用いた等方性エッチングにより上記第２の接続孔の上部
    を椀状に形成した後、上記第２のエッチングマスクを用
    いた異方性エッチングにより上記第２の接続孔の下部を
    ほぼストレート状に形成することを特徴とする半導体装
    置の製造方法。
14. 【請求項１４】 請求項１１記載の半導体装置の製造方
    法において、 上記第３の工程では、第１のエッチングマスクを用いた
    等方性エッチングにより上記第２の接続孔の上部を椀状
    に形成した後、第２のエッチングマスクを用いた異方性
    エッチングにより上記第１の接続孔全体及び上記第２の
    接続孔の下部をほぼストレート状に形成することを特徴
    とする半導体装置の製造方法。
15. 【請求項１５】 請求項１１，１２，１３又は１４記載
    の半導体装置の製造方法において、 上記第４の工程では、上記導電性材料として多結晶シリ
    コンを埋め込むことを特徴とする半導体装置の製造方
    法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記第４の工程の後上記第５の工程の前に、上記第１，
    第２のプラグの上面付近に、金属膜あるいはシリサイド
    膜を形成する工程をさらに備えていることを特徴とする
    半導体装置の製造方法。
17. 【請求項１７】 請求項１１，１２，１３，１４，１５
    又は１６記載の半導体装置の製造方法において、 上記第６の工程では、上記導体膜の上に上記第２の層間
    絶縁膜に対する高いエッチング選択比を有する絶縁膜を
    形成した後、上記導体膜及び上記絶縁膜をパターニング
    することにより、上記配線と配線上絶縁膜とを形成し、 上記第６の工程の後上記第７の工程の前に、基板上に上
    記第２の層間絶縁膜に対する高いエッチング選択比を有
    する絶縁膜を堆積した後異方性エッチングを行うことに
    より、上記配線上絶縁膜及び上記配線の側面に配線側壁
    絶縁膜を形成する工程をさらに備えていることを特徴と
    する半導体装置の製造方法。
18. 【請求項１８】 請求項１１，１２，１３，１４，１
    ５，１６又は１７記載の半導体装置の製造方法におい
    て、 上記第１の工程では、上記電界効果型トランジスタのゲ
    ート電極の上面及び側面に、上記第１の層間絶縁膜に対
    する高いエッチング選択比を有する絶縁膜からなるゲー
    ト上絶縁膜及びゲート側壁絶縁膜を形成することを特徴
    とする半導体装置の製造方法。