JPH09107085A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09107085A JPH09107085A JP8244463A JP24446396A JPH09107085A JP H09107085 A JPH09107085 A JP H09107085A JP 8244463 A JP8244463 A JP 8244463A JP 24446396 A JP24446396 A JP 24446396A JP H09107085 A JPH09107085 A JP H09107085A
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 微細化、容量増大に適した半導体記憶装置を
提供する。 【構成】 半導体基体主面にワード線及びデータ線が交
差するように配置され、プレート電極の一部がデータ線
上に延びる電荷蓄積用キャパシタを有する半導体記憶装
置であって、図９に示したレイアウトのように、データ
線6-8（斜線部）をコンタクト孔6-3を避けてワード線6-
2上で折り曲げ交差させ、素子分離酸化膜6-1上に延ばす
パターン配置としている。 【効果】このような構成とすることで、セルレイアウト
の構成を単純にし、つまり素子分離酸化膜（ＬＯＣＯ
Ｓ）6-1パターンで囲まれる活性領域(スイッチ用のトラ
ンジスタが形成された領域）のパターンを単純な矩形状
とし、セルの微細化とともに、ワード線6-2の線幅を充
分確保できる。
提供する。 【構成】 半導体基体主面にワード線及びデータ線が交
差するように配置され、プレート電極の一部がデータ線
上に延びる電荷蓄積用キャパシタを有する半導体記憶装
置であって、図９に示したレイアウトのように、データ
線6-8（斜線部）をコンタクト孔6-3を避けてワード線6-
2上で折り曲げ交差させ、素子分離酸化膜6-1上に延ばす
パターン配置としている。 【効果】このような構成とすることで、セルレイアウト
の構成を単純にし、つまり素子分離酸化膜（ＬＯＣＯ
Ｓ）6-1パターンで囲まれる活性領域(スイッチ用のトラ
ンジスタが形成された領域）のパターンを単純な矩形状
とし、セルの微細化とともに、ワード線6-2の線幅を充
分確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に電荷蓄積キヤパシタの信頼性を低下することな
く、微細化が可能な半導体記憶装置に関する。
り、特に電荷蓄積キヤパシタの信頼性を低下することな
く、微細化が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミツク・ランダム・アクセス・メ
モリ(dRAM)の高集積化は、目覚しい速度で実現されてお
り、現在の主流は64Kビットから256Kビットへと移り、1
MビットdRAMの量産も始まっている。この高集積化は素
子寸法の微細化により達成されてきた。しかし、微細化
に伴うキヤパシタ(容量)の減少のために、S/N比の低下
やα線による信号反転(いわゆるソフトエラー)等の弊害
が顕在化し、信頼性の上で大きな間題になっている。こ
のためキヤパシタ容量を増加させる目的で、基板に堀っ
た溝壁を利用する溝堀り型キヤパシタセル(トレンチキ
ヤパシタセル)、あるいはアイ・イー・イー,イーンター
ナシヨナル・エレクトロン・デバイシス・ミーテイング
・テクニカル・ダイジェスト(IEEE,Int. Electron Dev
ices Meeting Tech. Dig.)pp348-351,Dec(1978)にお
けるKoyanagi,Sunami,HashimotoおよびAshikawaらによ
る゛Novel high density,Stacked capacitor MOS RA
M"と題する文献などで論じられている、容量部を積上げ
方式にした積上げ型キヤパシタセル(スタツクド・キヤ
パシタセル)などが、従来の平面型キヤパシタに代るも
のとして期待されるようになってきた。これらのうち、
後者の積み上げ型キャパシタは、溝堀りキヤパシタと違
って、基板に徴細な溝を堀るという高度な技術を必要と
しないため、今後さらに素子の微細化が要求された時の
キヤパシタ構造として注目されている。
モリ(dRAM)の高集積化は、目覚しい速度で実現されてお
り、現在の主流は64Kビットから256Kビットへと移り、1
MビットdRAMの量産も始まっている。この高集積化は素
子寸法の微細化により達成されてきた。しかし、微細化
に伴うキヤパシタ(容量)の減少のために、S/N比の低下
やα線による信号反転(いわゆるソフトエラー)等の弊害
が顕在化し、信頼性の上で大きな間題になっている。こ
のためキヤパシタ容量を増加させる目的で、基板に堀っ
た溝壁を利用する溝堀り型キヤパシタセル(トレンチキ
ヤパシタセル)、あるいはアイ・イー・イー,イーンター
ナシヨナル・エレクトロン・デバイシス・ミーテイング
・テクニカル・ダイジェスト(IEEE,Int. Electron Dev
ices Meeting Tech. Dig.)pp348-351,Dec(1978)にお
けるKoyanagi,Sunami,HashimotoおよびAshikawaらによ
る゛Novel high density,Stacked capacitor MOS RA
M"と題する文献などで論じられている、容量部を積上げ
方式にした積上げ型キヤパシタセル(スタツクド・キヤ
パシタセル)などが、従来の平面型キヤパシタに代るも
のとして期待されるようになってきた。これらのうち、
後者の積み上げ型キャパシタは、溝堀りキヤパシタと違
って、基板に徴細な溝を堀るという高度な技術を必要と
しないため、今後さらに素子の微細化が要求された時の
キヤパシタ構造として注目されている。
【０００３】図１０に従来の積上げ型キヤパシタを有す
る、dRAMの断面図を示す。その製造方法を簡単に説明す
る。
る、dRAMの断面図を示す。その製造方法を簡単に説明す
る。
【０００４】まず、単結晶基板3-1上に素子間を絶縁分
離するための酸化膜3-2を選択的に成長させる。つぎ
に、トランジスタのゲート酸化膜3-3を成長させる。ゲ
ート電極3-4として不純物を含む多結晶シリコンを堆積
させ、それを加工したのちこのゲート電極3-4および素
子間分離酸化膜3-2をマスクにイオン打込み法等を用い
て、拡散層3-5およぴ3-6を形成する。つぎに、拡散層3-
6の領域上に不純物を含む多結晶シリコン3-8を堆積させ
加工する事により、キヤパシタ下部電極3-8を形成す
る。この時、キヤパシタ下部電極3-8はゲート電極3-4や
素子間分離酸化膜3-2の上にも形成されるため、従来の
平面だけを利用する平面型キヤパシタに比べてキヤパシ
タ面積を大きくすることが可能である。なお、ゲート電
極3-4は酸化膜等の層間絶縁膜3ー7で覆っている。上記
のようにして形成したキヤパシタ下部電極3-8の上に酸
化膜等を形成し、キャパシタ絶縁膜3-9とする。この上
にさらに導電体を堆積させ加工することによりプレート
電極3-10を形成し、キャパシタを完成させている。
離するための酸化膜3-2を選択的に成長させる。つぎ
に、トランジスタのゲート酸化膜3-3を成長させる。ゲ
ート電極3-4として不純物を含む多結晶シリコンを堆積
させ、それを加工したのちこのゲート電極3-4および素
子間分離酸化膜3-2をマスクにイオン打込み法等を用い
て、拡散層3-5およぴ3-6を形成する。つぎに、拡散層3-
6の領域上に不純物を含む多結晶シリコン3-8を堆積させ
加工する事により、キヤパシタ下部電極3-8を形成す
る。この時、キヤパシタ下部電極3-8はゲート電極3-4や
素子間分離酸化膜3-2の上にも形成されるため、従来の
平面だけを利用する平面型キヤパシタに比べてキヤパシ
タ面積を大きくすることが可能である。なお、ゲート電
極3-4は酸化膜等の層間絶縁膜3ー7で覆っている。上記
のようにして形成したキヤパシタ下部電極3-8の上に酸
化膜等を形成し、キャパシタ絶縁膜3-9とする。この上
にさらに導電体を堆積させ加工することによりプレート
電極3-10を形成し、キャパシタを完成させている。
【０００５】さらに、この上に層間絶縁膜3-11を堆積さ
せ、トランジスタの拡散層3-5の一部が露出するように
コンタクト子L3-12を開口した後に、データ線となる導
電体層3-13を形成する。
せ、トランジスタの拡散層3-5の一部が露出するように
コンタクト子L3-12を開口した後に、データ線となる導
電体層3-13を形成する。
【０００６】上記の製造方法により、基板平面上にのみ
キヤパシタを形成するプレーナ型dRAMセルに比ベキヤパ
シタ容量を大きくする事が可能となる。
キヤパシタを形成するプレーナ型dRAMセルに比ベキヤパ
シタ容量を大きくする事が可能となる。
【０００７】
【発明が解決しようとする課題】しかし、上記従来の積
上げ容量型キヤパシタセルでは、以下に述べる2つの理
由により、キヤパシタ下部電極3-8を十分に大きくする
ことができず、素子の微細化ととともにキヤパシタ容量
が低下してしまうという間題が顕著に起こり、さらに高
集積なメモリー回路を構成する事が困難であった。すな
わち、第1に、上記データ線3-13と拡散層3-5とを電気的
に接続するためには、コンタクト孔3-12が必要である。
また、コンタクト孔3-12とプレート電極3-10との間には
加工合せの余裕を考慮しなければならない。そのため、
コンタクト孔3-12および合せ余裕に必要な部分を避けて
プレート電極3-10を形成することが必要であり、面積を
大きくすることができないという事情による。このうち
合せ余裕は、コンタクト孔3-12を形成した際に、プレー
ト電極3-10が露出し、その結果データ線3-13とプレート
電極3-10がシヨートするのを防ぐために必要となる。第
2に、キヤパシタの信頼性を高めるためには、キヤパシ
タ下部電極3-8は、プレート電極3-10に完全に覆われて
いる必要があり、キヤパシタ下部電極3-8は、加工合せ
余裕分だけ、プレート電極3-10より小さくする必要があ
る。従って、上記の理由によりキヤパシタ下部電極3-8
を大きくすることができず、結果的にキヤパシタ容量が
小さくなってしまうという問題があった。一方、キヤパ
シタ容量は、キヤパシタ絶縁膜厚に反比例するため、上
記従来の積上げ容量形キヤパシタセルを用いてより高集
積なメモリー回路を構成し、かつ必要なキヤパシタ容量
を確保するためには、キヤパシタ絶縁膜3-9をさらに薄
膜化するという手段も考えられる。しかし、キヤパシタ
絶縁膜3-9を薄膜化すると、リーク電流の増大等により
キヤパシタの信頼性が低下してしまうという問題があり
実用的ではない。
上げ容量型キヤパシタセルでは、以下に述べる2つの理
由により、キヤパシタ下部電極3-8を十分に大きくする
ことができず、素子の微細化ととともにキヤパシタ容量
が低下してしまうという間題が顕著に起こり、さらに高
集積なメモリー回路を構成する事が困難であった。すな
わち、第1に、上記データ線3-13と拡散層3-5とを電気的
に接続するためには、コンタクト孔3-12が必要である。
また、コンタクト孔3-12とプレート電極3-10との間には
加工合せの余裕を考慮しなければならない。そのため、
コンタクト孔3-12および合せ余裕に必要な部分を避けて
プレート電極3-10を形成することが必要であり、面積を
大きくすることができないという事情による。このうち
合せ余裕は、コンタクト孔3-12を形成した際に、プレー
ト電極3-10が露出し、その結果データ線3-13とプレート
電極3-10がシヨートするのを防ぐために必要となる。第
2に、キヤパシタの信頼性を高めるためには、キヤパシ
タ下部電極3-8は、プレート電極3-10に完全に覆われて
いる必要があり、キヤパシタ下部電極3-8は、加工合せ
余裕分だけ、プレート電極3-10より小さくする必要があ
る。従って、上記の理由によりキヤパシタ下部電極3-8
を大きくすることができず、結果的にキヤパシタ容量が
小さくなってしまうという問題があった。一方、キヤパ
シタ容量は、キヤパシタ絶縁膜厚に反比例するため、上
記従来の積上げ容量形キヤパシタセルを用いてより高集
積なメモリー回路を構成し、かつ必要なキヤパシタ容量
を確保するためには、キヤパシタ絶縁膜3-9をさらに薄
膜化するという手段も考えられる。しかし、キヤパシタ
絶縁膜3-9を薄膜化すると、リーク電流の増大等により
キヤパシタの信頼性が低下してしまうという問題があり
実用的ではない。
【０００８】なお、上述の積上げ容量形キャパシタ上に
データ線を配置したセル構造とは逆にデータ線上に積上
げ容量形キャパシタを配置したセル構造とし、容量増大
を図ることが、例えば実開昭５５−１７８８９４号公報
あるいは特開昭５９−２３１８５１号公報に開示されて
いる。
データ線を配置したセル構造とは逆にデータ線上に積上
げ容量形キャパシタを配置したセル構造とし、容量増大
を図ることが、例えば実開昭５５−１７８８９４号公報
あるいは特開昭５９−２３１８５１号公報に開示されて
いる。
【０００９】本発明の目的は、微細化に対応した、キヤ
パシタ容量の大きな半導体記憶装置を提供することにあ
る。
パシタ容量の大きな半導体記憶装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明によれば、データ
線上に積上げ容量形キャパシタを配置したセル構造を前
提に、そのデータ線はキャパシタ接続のための第１の接
続孔に平面的に重ならないように、該ワード線上で折り
曲げ交差して成るパターン配置としたものである。
線上に積上げ容量形キャパシタを配置したセル構造を前
提に、そのデータ線はキャパシタ接続のための第１の接
続孔に平面的に重ならないように、該ワード線上で折り
曲げ交差して成るパターン配置としたものである。
【００１１】さらに本発明によれば、データ線の接続の
ための第２の接続孔は側壁絶縁膜によって規定され、デ
ータ線はその接続孔に形成された導体層を介して第２の
不純物層に電気的接続されてなるものである。
ための第２の接続孔は側壁絶縁膜によって規定され、デ
ータ線はその接続孔に形成された導体層を介して第２の
不純物層に電気的接続されてなるものである。
【００１２】
【作用】本発明によれば、キャパシタ電極はビット線上
に位置されるため、容量増大を図ることができる。そし
て、デ−タ線をコンタクト孔を避けてワード線上で折り
曲げ交差させて延ばすパターン配置としている。このよ
うな構成とすることで、セルレイアウトの構成を単純に
し、つまり素子分離酸化膜パターンで囲まれる活性領域
(スイッチ用のトランジスタが形成された領域）のパタ
ーンを単純な矩形状とし、セルの微細化とともに、ワー
ド線の線幅を充分確保できる。
に位置されるため、容量増大を図ることができる。そし
て、デ−タ線をコンタクト孔を避けてワード線上で折り
曲げ交差させて延ばすパターン配置としている。このよ
うな構成とすることで、セルレイアウトの構成を単純に
し、つまり素子分離酸化膜パターンで囲まれる活性領域
(スイッチ用のトランジスタが形成された領域）のパタ
ーンを単純な矩形状とし、セルの微細化とともに、ワー
ド線の線幅を充分確保できる。
【００１３】また、拡散層すなわち不純物層からのデー
タ線引き出し（データ線コンタクト）は、側壁絶縁膜で
規定された自己整合形成のコンタクト孔を介し、そのコ
ンタクト孔内に形成された導電体層を介して行われてい
る。このため、コンタクト孔の微細化とともに、その導
電体層によるデータ線コンタクトの段差緩和の役目をな
し、データ線段切れを防止できる効果を有する。
タ線引き出し（データ線コンタクト）は、側壁絶縁膜で
規定された自己整合形成のコンタクト孔を介し、そのコ
ンタクト孔内に形成された導電体層を介して行われてい
る。このため、コンタクト孔の微細化とともに、その導
電体層によるデータ線コンタクトの段差緩和の役目をな
し、データ線段切れを防止できる効果を有する。
【００１４】
【実施例】本発明の一実施形態では従来の積上げ型キヤ
パシタセルで問題となった、プレート電極(図１０,3ー1
0)とコンタクト孔(図１０,3-12)及ぴプレート電極(図１
０,3ー13)キヤパシタ下部電極(図１０,3-8)との間の加
工合せ余裕が不要となる構造としている。つまり、本発
明においては、図１に示すように、キヤパシタ下部電極
1-16,キヤパシタ絶縁膜1-17,プレート電極1-18からなる
キヤパシタをデータ線1-12上部に層間絶縁膜1-13を介し
て配置し、コンタクト孔1-14を形成することによりキヤ
パシタ下部電極1-16と拡散層1-6との間に導通を得てい
る。
パシタセルで問題となった、プレート電極(図１０,3ー1
0)とコンタクト孔(図１０,3-12)及ぴプレート電極(図１
０,3ー13)キヤパシタ下部電極(図１０,3-8)との間の加
工合せ余裕が不要となる構造としている。つまり、本発
明においては、図１に示すように、キヤパシタ下部電極
1-16,キヤパシタ絶縁膜1-17,プレート電極1-18からなる
キヤパシタをデータ線1-12上部に層間絶縁膜1-13を介し
て配置し、コンタクト孔1-14を形成することによりキヤ
パシタ下部電極1-16と拡散層1-6との間に導通を得てい
る。
【００１５】なお、図１において、1-1は半導体単結晶
基板、1-12は素子間分離領域、1-3はゲート酸化膜、1ー
4はゲート電極、1-5は拡散層、1-7,1-10は層間絶縁膜、
1-11はコンタクト孔である。図１に示したような構造と
することにより、コンタクト子L1-11がプレート電極1-1
8内部に開口部を持つことはなく、プレート電極1-18と
コンタクト孔1-11とは位置的に全く非干渉であり、加工
合せ余裕を考慮する必要がない。従って、プレート電極
1ー18はセルのはば全面に一体で形成できる。そのた
め、プレート電極1-18とキヤパシタ下部電極1-16の加工
合せ余裕も不要である。
基板、1-12は素子間分離領域、1-3はゲート酸化膜、1ー
4はゲート電極、1-5は拡散層、1-7,1-10は層間絶縁膜、
1-11はコンタクト孔である。図１に示したような構造と
することにより、コンタクト子L1-11がプレート電極1-1
8内部に開口部を持つことはなく、プレート電極1-18と
コンタクト孔1-11とは位置的に全く非干渉であり、加工
合せ余裕を考慮する必要がない。従って、プレート電極
1ー18はセルのはば全面に一体で形成できる。そのた
め、プレート電極1-18とキヤパシタ下部電極1-16の加工
合せ余裕も不要である。
【００１６】以上の理由により、キヤパシタ下部電極1
ー16を極めて大きく設計することができる。すなわち、
本発明における半導体記憶装置では、キヤパシタ面積を
大きくすることが可能であり、キヤパシタ絶縁膜を薄膜
化せずに、十分なキヤパシタ容量を確保することができ
る。従って、信頼性を低下させる事なく、より微細化す
ることができる。
ー16を極めて大きく設計することができる。すなわち、
本発明における半導体記憶装置では、キヤパシタ面積を
大きくすることが可能であり、キヤパシタ絶縁膜を薄膜
化せずに、十分なキヤパシタ容量を確保することができ
る。従って、信頼性を低下させる事なく、より微細化す
ることができる。
【００１７】以下、本発明に関連する実施形態に基づ
き、セルの製造工程を図２乃至図６により説明する。
き、セルの製造工程を図２乃至図６により説明する。
【００１８】まず、図２に示すように、半導体単結晶基
板2-1に素子間を電気的に分離するためのSiO2膜を、公
知のLOCOS法等により成長させ、素子間分離酸化膜2-2と
する。次に、通常の熱酸化怯を用いて、ゲート酸化膜2-
3を成長させ、その上部に低抵抗多結晶シリコン及び、S
iO2膜をCVD法により堆積し、通常のリソグラフイー及び
ドライエツチング技術を用いて加工することにより、ゲ
ート電極2-4及び層間絶縁膜2-7を形成する。この後、CV
D法により、SiO2 膜を全面に堆積させ、異方性ドライエ
ツチングを施す事により側壁絶縁膜2-19を形成した後、
基板2-1と導電型の異なる拡散層2-5, 2-6をイオン打込
み法等を用いて自己整合的に形成する。この後熱処理を
施す事により、導入された不純物を活性化させる。拡散
層2-5,2ー6に公知の電界緩知型の拡散層構造を用いるこ
とも可能である。
板2-1に素子間を電気的に分離するためのSiO2膜を、公
知のLOCOS法等により成長させ、素子間分離酸化膜2-2と
する。次に、通常の熱酸化怯を用いて、ゲート酸化膜2-
3を成長させ、その上部に低抵抗多結晶シリコン及び、S
iO2膜をCVD法により堆積し、通常のリソグラフイー及び
ドライエツチング技術を用いて加工することにより、ゲ
ート電極2-4及び層間絶縁膜2-7を形成する。この後、CV
D法により、SiO2 膜を全面に堆積させ、異方性ドライエ
ツチングを施す事により側壁絶縁膜2-19を形成した後、
基板2-1と導電型の異なる拡散層2-5, 2-6をイオン打込
み法等を用いて自己整合的に形成する。この後熱処理を
施す事により、導入された不純物を活性化させる。拡散
層2-5,2ー6に公知の電界緩知型の拡散層構造を用いるこ
とも可能である。
【００１９】次に、図３に示すように、拡散層2-5,2-6
の一部を露出させるコンタクト孔を開け、低抵抗多結晶
シリコンをCVD法により堆積させ、通常のリソグラフイ
及びドライエツチング技術により導電体層2-8,2-9を形
成する。その後全体をCVD法により厚いSiO2膜でおおっ
た後、通常のリソグラフイ及びドライエツチング技術に
よりコンタクト孔2-11を形成し、一方の導電体層2-9の
一部のみを露出させる。ここで、データ線2-12となる導
電体層をCVD法あるいはスパツタ法等により形成し、リ
ソグラフイ及びドライエツチング法によりパターニング
する。ここで、導電体層2-9を用いず、直接拡散層2-5に
達するコンタクト孔を形成する方法も可能であるが、コ
ンタクト孔と拡散層の合せ余裕を小さくできる点で、ま
た、横方向エッチを抑えた微細コンタクト孔とすること
ができる点で、図３に示した方式が優れている。
の一部を露出させるコンタクト孔を開け、低抵抗多結晶
シリコンをCVD法により堆積させ、通常のリソグラフイ
及びドライエツチング技術により導電体層2-8,2-9を形
成する。その後全体をCVD法により厚いSiO2膜でおおっ
た後、通常のリソグラフイ及びドライエツチング技術に
よりコンタクト孔2-11を形成し、一方の導電体層2-9の
一部のみを露出させる。ここで、データ線2-12となる導
電体層をCVD法あるいはスパツタ法等により形成し、リ
ソグラフイ及びドライエツチング法によりパターニング
する。ここで、導電体層2-9を用いず、直接拡散層2-5に
達するコンタクト孔を形成する方法も可能であるが、コ
ンタクト孔と拡散層の合せ余裕を小さくできる点で、ま
た、横方向エッチを抑えた微細コンタクト孔とすること
ができる点で、図３に示した方式が優れている。
【００２０】なお、データ線材料として、本構造では低
抵抗多結晶シリコンを用いたが、Aｌなどの低抵抗金
属、Wなど高融点金属、そのシリコン化合物もしくはこ
れらの積層膜を用いることも可能である。
抵抗多結晶シリコンを用いたが、Aｌなどの低抵抗金
属、Wなど高融点金属、そのシリコン化合物もしくはこ
れらの積層膜を用いることも可能である。
【００２１】次に、全体をSiO2膜等の絶縁膜でおおった
後、リソグラフイ及びドライエツチング技術によりコン
タクト孔2ー14を形成し、導電体層2-8の一部を露出させ
る。
後、リソグラフイ及びドライエツチング技術によりコン
タクト孔2ー14を形成し、導電体層2-8の一部を露出させ
る。
【００２２】本発明の関連構造においては、図４に示す
データ線2-12とコンタクト孔2-14とが平面的に重なり合
わないことが重要である。これを実現する1つの方法と
して、図９に示したレイアウトのように、データ線6-8
（斜線部）をコンタクト孔6-3を避けてワード線6-2上で
折り曲げ交差させ、素子分離酸化膜6-1上に延ばすパタ
ーン配置としている。このような構成とすることで、セ
ルレイアウトの構成を単純にし、つまり素子分離酸化膜
（ＬＯＣＯＳ）6-1パターンで囲まれる活性領域(スイッ
チ用のトランジスタが形成された領域）のパターンを単
純な矩形状とし、セルの微細化とともに、ワード線6-2
の線幅を充分確保できる。
データ線2-12とコンタクト孔2-14とが平面的に重なり合
わないことが重要である。これを実現する1つの方法と
して、図９に示したレイアウトのように、データ線6-8
（斜線部）をコンタクト孔6-3を避けてワード線6-2上で
折り曲げ交差させ、素子分離酸化膜6-1上に延ばすパタ
ーン配置としている。このような構成とすることで、セ
ルレイアウトの構成を単純にし、つまり素子分離酸化膜
（ＬＯＣＯＳ）6-1パターンで囲まれる活性領域(スイッ
チ用のトランジスタが形成された領域）のパターンを単
純な矩形状とし、セルの微細化とともに、ワード線6-2
の線幅を充分確保できる。
【００２３】なお、図７で示したデータ線4-8レイアウ
トでは、コンタクト孔4-3のところで、そのデータ線4-8
を打ち抜く構成（図４参照）となり、データ線4-8線幅
を充分確保できない。そのコンタクト孔4-3のところで
打ち抜かれたデータ線4-8線幅を充分確保するために
は、コンタクト孔4-3のところでの部分的な幅広配線が
必要となる。
トでは、コンタクト孔4-3のところで、そのデータ線4-8
を打ち抜く構成（図４参照）となり、データ線4-8線幅
を充分確保できない。そのコンタクト孔4-3のところで
打ち抜かれたデータ線4-8線幅を充分確保するために
は、コンタクト孔4-3のところでの部分的な幅広配線が
必要となる。
【００２４】次に、層間絶縁膜2-15を異方性ドライエツ
チングする事により、図５に示すように、コンタクト孔
2-14の側壁部にのみ層間絶縁膜2-15を残す。その後、キ
ヤパシタ下部電極2-16となる。低抵抗多結晶シリコンを
CVD法により堆積させる。この時、堆積させる低抵抗多
結晶シリコンの膜厚をコンタクト孔2ー14の半径より小
さくすれば、キヤパシタ下部電極2-16は、コンタクト孔
内部に窪みを持ち、この窪みもキヤパシタ面積として利
用できるので都合が良い。
チングする事により、図５に示すように、コンタクト孔
2-14の側壁部にのみ層間絶縁膜2-15を残す。その後、キ
ヤパシタ下部電極2-16となる。低抵抗多結晶シリコンを
CVD法により堆積させる。この時、堆積させる低抵抗多
結晶シリコンの膜厚をコンタクト孔2ー14の半径より小
さくすれば、キヤパシタ下部電極2-16は、コンタクト孔
内部に窪みを持ち、この窪みもキヤパシタ面積として利
用できるので都合が良い。
【００２５】次に、図６に示すように、リソグラフイ及
びドライエツチング技術により、キヤパシタ下部電極2-
16をパターニングする。このキヤパシタ下部電極2-16の
表面上にキヤパシタ続縁膜2-17を形成する。キヤパシタ
絶縁膜として、本実施例では、多結晶シリコンを熱酸化
法で酸化することにより形成したSiO2膜を用いたが、CV
D法で形成したSi3N4膜、五酸化タンタルなどの高誘電率
絶縁膜もしくはこれらの積層膜も利用可能である。最後
に、プレート電極2-18となる低抵抗多結晶シリコンをCV
D法により全面に形成する。この後、必要に応じてメモ
リアレー周辺で、プレート電極2-18に開口部を持っコン
タクト孔を設け、データ線2-12及ぴゲート電極2-4をプ
レート電極2-18の上部に取り出し、周辺回路との接続を
行う。以上の工程により本発明の半導体記憶装置が完成
する。
びドライエツチング技術により、キヤパシタ下部電極2-
16をパターニングする。このキヤパシタ下部電極2-16の
表面上にキヤパシタ続縁膜2-17を形成する。キヤパシタ
絶縁膜として、本実施例では、多結晶シリコンを熱酸化
法で酸化することにより形成したSiO2膜を用いたが、CV
D法で形成したSi3N4膜、五酸化タンタルなどの高誘電率
絶縁膜もしくはこれらの積層膜も利用可能である。最後
に、プレート電極2-18となる低抵抗多結晶シリコンをCV
D法により全面に形成する。この後、必要に応じてメモ
リアレー周辺で、プレート電極2-18に開口部を持っコン
タクト孔を設け、データ線2-12及ぴゲート電極2-4をプ
レート電極2-18の上部に取り出し、周辺回路との接続を
行う。以上の工程により本発明の半導体記憶装置が完成
する。
【００２６】なお、本実施例では、キヤパシタ下部電極
2-16及び、プレート電極2-18に低抵抗多結晶シリコンを
用いたが、この一方あるいは両方の電極材料として、A
ｌ, Auなどの低抵抗金属あるいは、Wなどの高融点金
属、そのシリコン化合物もしくは、これらの積層膜を用
いることも可能である。
2-16及び、プレート電極2-18に低抵抗多結晶シリコンを
用いたが、この一方あるいは両方の電極材料として、A
ｌ, Auなどの低抵抗金属あるいは、Wなどの高融点金
属、そのシリコン化合物もしくは、これらの積層膜を用
いることも可能である。
【００２７】図７には本発明によるキヤパシタセルのレ
イアウト図を、また、図８には、従来の積上げ型キヤパ
シタセルのレイアウト図をそれぞれ概略図で示した。図
７、図８とも2交点セルの場合を示したが、本発明は1交
点セルにも適用可能である。なお、両図とも、合せ余
裕、線幅、スペース幅は同じである。
イアウト図を、また、図８には、従来の積上げ型キヤパ
シタセルのレイアウト図をそれぞれ概略図で示した。図
７、図８とも2交点セルの場合を示したが、本発明は1交
点セルにも適用可能である。なお、両図とも、合せ余
裕、線幅、スペース幅は同じである。
【００２８】図７に示したセル構成では、プレート電極
は、セル全面をおおっており、図８のプレート電極5-5
のような開口部が必要でない。これは、キヤパシタ部を
データ線の上部まで持上げた構造により、従来の積上げ
型キヤパシタセルに見られた。プレート電極5-5とコン
タクト孔5-6との合せを考慮する必要がなくなった為で
ある。これにより、キヤパシタ下部電極4-4は、隣接す
るセルのキヤパシタ下部電極に影響をおよばさない範囲
内で大きくできる為、同じセル面積でもキヤパシタ面積
を著しく大きくすることが可能である。従来の積上げ容
量形キヤパシタセルにおけるキヤパシタ面積は、キヤパ
ジタ下部電極の側壁部を考慮に入れても、セル面積の60
%程度にしか達していない。
は、セル全面をおおっており、図８のプレート電極5-5
のような開口部が必要でない。これは、キヤパシタ部を
データ線の上部まで持上げた構造により、従来の積上げ
型キヤパシタセルに見られた。プレート電極5-5とコン
タクト孔5-6との合せを考慮する必要がなくなった為で
ある。これにより、キヤパシタ下部電極4-4は、隣接す
るセルのキヤパシタ下部電極に影響をおよばさない範囲
内で大きくできる為、同じセル面積でもキヤパシタ面積
を著しく大きくすることが可能である。従来の積上げ容
量形キヤパシタセルにおけるキヤパシタ面積は、キヤパ
ジタ下部電極の側壁部を考慮に入れても、セル面積の60
%程度にしか達していない。
【００２９】
【発明の効果】本発明によれば、キヤパシタ部をデータ
線の上部まで持上げた構造により、キヤパシタ面積は、
セル面積の130%以上に達し、キヤパシタ面積は2倍以上
の増加が可能である。実際に、図７のレイアウトに従っ
て試作した結果、キヤパシタ面積は、セル面積の140%に
達しており、本発明の効果が確認された。しかも、図９
に示したレイアウトのように、データ線6-8（斜線部）
をコンタクト孔6-3を避けてワード線6-2上で折り曲げ交
差させ、素子分離酸化膜6-1上に延ばすパターン配置と
している。このような構成とすることで、セルレイアウ
トの構成を単純にし、つまり素子分離酸化膜（ＬＯＣＯ
Ｓ）6-1パターンで囲まれる活性領域(スイッチ用のトラ
ンジスタが形成された領域）のパターンを単純な矩形状
とし、セルの微細化とともに、ワード線6-2の線幅を充
分確保できる。
線の上部まで持上げた構造により、キヤパシタ面積は、
セル面積の130%以上に達し、キヤパシタ面積は2倍以上
の増加が可能である。実際に、図７のレイアウトに従っ
て試作した結果、キヤパシタ面積は、セル面積の140%に
達しており、本発明の効果が確認された。しかも、図９
に示したレイアウトのように、データ線6-8（斜線部）
をコンタクト孔6-3を避けてワード線6-2上で折り曲げ交
差させ、素子分離酸化膜6-1上に延ばすパターン配置と
している。このような構成とすることで、セルレイアウ
トの構成を単純にし、つまり素子分離酸化膜（ＬＯＣＯ
Ｓ）6-1パターンで囲まれる活性領域(スイッチ用のトラ
ンジスタが形成された領域）のパターンを単純な矩形状
とし、セルの微細化とともに、ワード線6-2の線幅を充
分確保できる。
【００３０】また、拡散層すなわち不純物層からのデー
タ線引き出し（データ線コンタクト）は、図２及び図３
に示すように、側壁絶縁膜2-19で規定された自己整合形
成のコンタクト孔を介し、そのコンタクト孔内に形成さ
れた導電体層2-9を介して行われている。このため、コ
ンタクト孔の微細化とともに、その導電体層によるデー
タ線コンタクトの段差緩和の役目をなし、データ線段切
れを防止できる効果を有する。
タ線引き出し（データ線コンタクト）は、図２及び図３
に示すように、側壁絶縁膜2-19で規定された自己整合形
成のコンタクト孔を介し、そのコンタクト孔内に形成さ
れた導電体層2-9を介して行われている。このため、コ
ンタクト孔の微細化とともに、その導電体層によるデー
タ線コンタクトの段差緩和の役目をなし、データ線段切
れを防止できる効果を有する。
【図１】本発明に関連した実施の形態である半導体記憶
装置の要部断面図である。
装置の要部断面図である。
【図２】本発明の関連した実施の形態である半導体記憶
装置の製造工程の一例を示した要部断面図である。
装置の製造工程の一例を示した要部断面図である。
【図３】本発明に関連した実施の形態である半導体記憶
装置の製造工程の一例を示した要部断面図である。
装置の製造工程の一例を示した要部断面図である。
【図４】本発明に関連した実施の形態である半導体記憶
装置の製造工程の一例を示した要部断面図である。
装置の製造工程の一例を示した要部断面図である。
【図５】本発明に関連した実施の形態である半導体記憶
装置の製造工程の一例を示した要部断面図である。
装置の製造工程の一例を示した要部断面図である。
【図６】本発明に関連した実施の形態である半導体記憶
装置の製造工程の一例を示した要部断面図である。
装置の製造工程の一例を示した要部断面図である。
【図７】本発明に関連した実施の形態である半導体記憶
装置の平面レイアウト図である。
装置の平面レイアウト図である。
【図８】従来構造の半導体記憶装置の平面レイアウト図
である。
である。
【図９】本発明の実施の形態である半導体記憶装置の平
面レイアウト図である。
面レイアウト図である。
【図１０】従来構造の半導体記憶装置を示した要部断面
図である。
図である。
1-1 半導体単結晶基板 1-2 素子間分離酸化膜 1-3 ゲート酸化膜 1-4 ゲート電極 1-5 拡散層 1-6 拡散層 1-7 層間絶縁膜 1-10層間絶縁膜 1-11 コンタクト孔 1-12データ線 1-13 層間絶縁膜 1-14 コンタクト孔 1-16 キヤパシタ下部電極 1-17 キヤパシタ絶縁膜 1-18 プレート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平岩 篤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 飯島 晋平 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木須 輝明 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内
Claims (2)
- 【請求項１】半導体基体主面にワード線及びデータ線が
交差するように配置され、プレート電極の一部がデータ
線上に延びる電荷蓄積用キャパシタを有する半導体記憶
装置であって、該電荷蓄積用キャパシタの他方の電極は
層間絶縁膜に設けられた第１の接続孔を介して、該半導
体基体内に設けられた第１の不純物層に電気的接続さ
れ、該データ線は層間絶縁膜に設けられた第２の接続孔
を介して、該半導体基体内に設けられた第２の不純物層
に電気的接続され、かつ該データ線は該第１の接続孔に
平面的に重ならないように、該ワード線上で折り曲げ交
差して成るパターン配置とされたことを特徴とする半導
体記憶装置。 - 【請求項２】前記第２の接続孔は側壁絶縁膜によって規
定され、前記データ線は、その接続孔に形成された導体
層を介して前記第２の不純物層に電気的接続されてなる
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244463A JP2839874B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244463A JP2839874B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112365A Division JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107085A true JPH09107085A (ja) | 1997-04-22 |
| JP2839874B2 JP2839874B2 (ja) | 1998-12-16 |
Family
ID=17119028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244463A Expired - Lifetime JP2839874B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839874B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187652A (ja) * | 1997-09-08 | 1999-03-30 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491083A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Integrated-circuit device |
| JPS55178894U (ja) * | 1979-06-07 | 1980-12-22 | ||
| JPS5795366A (en) * | 1980-12-01 | 1982-06-14 | Marukiya Sangyo Kk | Weft kasuri printing method |
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS58215067A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS6236853A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62145765A (ja) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
-
1996
- 1996-09-17 JP JP8244463A patent/JP2839874B2/ja not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491083A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Integrated-circuit device |
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| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS6236853A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62145765A (ja) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
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| JPH1187652A (ja) * | 1997-09-08 | 1999-03-30 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
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|---|---|
| JP2839874B2 (ja) | 1998-12-16 |
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