JP2602219B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2602219B2 JP2602219B2 JP62024529A JP2452987A JP2602219B2 JP 2602219 B2 JP2602219 B2 JP 2602219B2 JP 62024529 A JP62024529 A JP 62024529A JP 2452987 A JP2452987 A JP 2452987A JP 2602219 B2 JP2602219 B2 JP 2602219B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- insulating film
- plate electrode
- electrode
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置、特に微細であって容量が
大きなdRAMに関するものである。
大きなdRAMに関するものである。
dRAMは3年間で4倍という集積度の向上を実現し、既
に主流は64Kから256Kへと移り、1Mビツトの量産も始ま
つている。この高集積化は、いわゆるスケーリング則と
呼ばれる素子寸法の微細化によつて達成されてきた。し
かし微細化に伴う蓄積容量の減少のために、S/N比の低
下やα線による信号反転等の弊害が顕在化し、信頼性の
上で大きな問題になつている。このため蓄積容量を増加
させる目的で、基板に堀つた溝の側壁を利用する溝堀り
型キヤパシタセル(トレンチキヤパシタセル)やアイ・
イー・イー・イー,インターナシヨナル・エレクトロン
・デイバイシス・ミーテイング・テクニカル・ダイジエ
スト(IEEE Int,Electron Devices Meeting Tech,D
ig.)pp348−351,Dec(1978)におけるKoyanagi,Sumam
i,HashimotoおよびAshikawaらによる“Novel high de
nsity,Stacked capacitor MOS RAM"と題する文献で
論じられている、容量部を積上げ方式にした積上げ型キ
ヤパシタセル(スタツクド・キヤパシタセル)などが、
従来の平面型キヤパシタに代るものとして期待されるよ
うになつてきた。これらのうち、後者の積上げ型キヤパ
シタは、溝堀り型キヤパシタと違つて、基板に微細な溝
を堀るという高度な技術を必要としないため、今後さら
に素子の微細化が要求された時のキヤパシタ構造として
注目されている。
に主流は64Kから256Kへと移り、1Mビツトの量産も始ま
つている。この高集積化は、いわゆるスケーリング則と
呼ばれる素子寸法の微細化によつて達成されてきた。し
かし微細化に伴う蓄積容量の減少のために、S/N比の低
下やα線による信号反転等の弊害が顕在化し、信頼性の
上で大きな問題になつている。このため蓄積容量を増加
させる目的で、基板に堀つた溝の側壁を利用する溝堀り
型キヤパシタセル(トレンチキヤパシタセル)やアイ・
イー・イー・イー,インターナシヨナル・エレクトロン
・デイバイシス・ミーテイング・テクニカル・ダイジエ
スト(IEEE Int,Electron Devices Meeting Tech,D
ig.)pp348−351,Dec(1978)におけるKoyanagi,Sumam
i,HashimotoおよびAshikawaらによる“Novel high de
nsity,Stacked capacitor MOS RAM"と題する文献で
論じられている、容量部を積上げ方式にした積上げ型キ
ヤパシタセル(スタツクド・キヤパシタセル)などが、
従来の平面型キヤパシタに代るものとして期待されるよ
うになつてきた。これらのうち、後者の積上げ型キヤパ
シタは、溝堀り型キヤパシタと違つて、基板に微細な溝
を堀るという高度な技術を必要としないため、今後さら
に素子の微細化が要求された時のキヤパシタ構造として
注目されている。
従来の積上げ型キヤパシタを有するdRAMの断面図を第
3図に示したが、その製造方法を簡単に説明する。ま
ず、単結晶基板3−1上に素子間を絶縁分離するための
酸化膜3−2を成長させる。つぎにトランジスタのゲー
ト酸化膜となる酸化膜3−3を成長させる。ゲート電極
として不純物を含む多結晶シリコン3−4を堆積させ、
それを加工したのち、イオン打込み法等を用いてソース
3−5およびドレイン3−6を自己整合的に形成する。
つぎに電荷蓄積用キヤパシタ部を作るために、ドレイン
3−6の領域上に第3図に示すように不純物を含む多結
晶シリコン3−8を堆積させる。この時、多結晶シリコ
ン3−8はゲート電極3−4や素子間分離用絶縁膜3−
2の上にも形成されるため、従来の基板平面だけを利用
する平面型キヤパシタ構造に較べて面積を大きくするこ
とができる。なお、ゲート電極3−4は酸化膜等の絶縁
膜3−7で覆つている。上記のようにして形成した多結
晶シリコン3−8の上に酸化膜3−9を形成し、キヤパ
シタの絶縁膜にする。この上に、さらに導電体3−10を
堆積させてキヤパシタを完成させている。さらに、この
上に層間絶縁膜(3−11)を堆積させ、トランジスタの
ソース領域(3−5)が露出するようにコンタクト孔
(3−12)を開口した後に、データ線となる導電体層を
形成する(3−13)。
3図に示したが、その製造方法を簡単に説明する。ま
ず、単結晶基板3−1上に素子間を絶縁分離するための
酸化膜3−2を成長させる。つぎにトランジスタのゲー
ト酸化膜となる酸化膜3−3を成長させる。ゲート電極
として不純物を含む多結晶シリコン3−4を堆積させ、
それを加工したのち、イオン打込み法等を用いてソース
3−5およびドレイン3−6を自己整合的に形成する。
つぎに電荷蓄積用キヤパシタ部を作るために、ドレイン
3−6の領域上に第3図に示すように不純物を含む多結
晶シリコン3−8を堆積させる。この時、多結晶シリコ
ン3−8はゲート電極3−4や素子間分離用絶縁膜3−
2の上にも形成されるため、従来の基板平面だけを利用
する平面型キヤパシタ構造に較べて面積を大きくするこ
とができる。なお、ゲート電極3−4は酸化膜等の絶縁
膜3−7で覆つている。上記のようにして形成した多結
晶シリコン3−8の上に酸化膜3−9を形成し、キヤパ
シタの絶縁膜にする。この上に、さらに導電体3−10を
堆積させてキヤパシタを完成させている。さらに、この
上に層間絶縁膜(3−11)を堆積させ、トランジスタの
ソース領域(3−5)が露出するようにコンタクト孔
(3−12)を開口した後に、データ線となる導電体層を
形成する(3−13)。
このように、基板平面上にのみキヤパシタを形成する
プレーナ型のDRAMセルに比べて容量を大きくできるとい
う特徴がある。
プレーナ型のDRAMセルに比べて容量を大きくできるとい
う特徴がある。
しかし、上記従来の積上げ容量型キヤパシタセルで
は、素子の微細化とともにキヤパシタ容量が低下してし
まうという構造上の問題があり、あまり素子を小さくす
ることができない、すなわち、さらに高集積なメモリー
回路を構成できないという問題があつた。これは、上記
のコンタクト孔(3−12)を形成する際に、プレート電
極(3−10)の一部が露出するのを防ぐためには、コン
タクト孔(3−12)のプレート電極(3−10)との間に
加工の合わせ余裕を考慮しなければならないことに寄因
している。しかも、従来の積上げ型キヤパシタセルで
は、コンタクト孔(3−12)とプレート電極(3−10)
の加工用マスクの合わせ相関が高次になつてしまうた
め、余裕は非常に大きく取らなければならない。そのう
え、プレート電極(3−10)が下部電極(3−8)を完
全に覆うようにするためにも余裕が必要となる。このよ
うに、2ケ所に大きな余裕が必要となるため、キヤパシ
タ下部電極(3−8)の面積が制限され、結果的に容量
が小さくなつてしまうという問題があつた。
は、素子の微細化とともにキヤパシタ容量が低下してし
まうという構造上の問題があり、あまり素子を小さくす
ることができない、すなわち、さらに高集積なメモリー
回路を構成できないという問題があつた。これは、上記
のコンタクト孔(3−12)を形成する際に、プレート電
極(3−10)の一部が露出するのを防ぐためには、コン
タクト孔(3−12)のプレート電極(3−10)との間に
加工の合わせ余裕を考慮しなければならないことに寄因
している。しかも、従来の積上げ型キヤパシタセルで
は、コンタクト孔(3−12)とプレート電極(3−10)
の加工用マスクの合わせ相関が高次になつてしまうた
め、余裕は非常に大きく取らなければならない。そのう
え、プレート電極(3−10)が下部電極(3−8)を完
全に覆うようにするためにも余裕が必要となる。このよ
うに、2ケ所に大きな余裕が必要となるため、キヤパシ
タ下部電極(3−8)の面積が制限され、結果的に容量
が小さくなつてしまうという問題があつた。
本発明の目的は、従来の積上げ型キヤパシタセルと同
じように、スイツチ用トランジスタの上部に積み上げた
導電体層をキヤパシタの一方の電極として用いながら
も、最も余裕を必要とするコンタクト孔とプレート電極
との合わせを無くすることによつて、微細化してもキヤ
パシタの面積を大きくすることが可能な半導体記憶装置
を提供することにある。
じように、スイツチ用トランジスタの上部に積み上げた
導電体層をキヤパシタの一方の電極として用いながら
も、最も余裕を必要とするコンタクト孔とプレート電極
との合わせを無くすることによつて、微細化してもキヤ
パシタの面積を大きくすることが可能な半導体記憶装置
を提供することにある。
第1図は、本発明による半導体記憶装置の断面図を示
したものである。従来構造の積上げ型キヤパシタセルで
問題となつたコンタクト孔(第1図では1−15)とプレ
ート電極(第1図では1−10)との余裕を無くすために
は、次のような構造にすれば良い。すなわち、プレート
電極(1−10)を被覆して、プレート電極(1−10)と
データ線(1−16)とを電気的に絶縁するための層間絶
縁膜(1−11,1−12)がマスクの必要なく、自己整合的
に形成されるようにする。こうすることによつて、プレ
ート電極とコンタクト孔との間の合わせ余裕が不必要と
なり、蓄積キヤパシタの下部電極(1−8)が大きく設
計でき、ひいては、容量の増大が達成される。
したものである。従来構造の積上げ型キヤパシタセルで
問題となつたコンタクト孔(第1図では1−15)とプレ
ート電極(第1図では1−10)との余裕を無くすために
は、次のような構造にすれば良い。すなわち、プレート
電極(1−10)を被覆して、プレート電極(1−10)と
データ線(1−16)とを電気的に絶縁するための層間絶
縁膜(1−11,1−12)がマスクの必要なく、自己整合的
に形成されるようにする。こうすることによつて、プレ
ート電極とコンタクト孔との間の合わせ余裕が不必要と
なり、蓄積キヤパシタの下部電極(1−8)が大きく設
計でき、ひいては、容量の増大が達成される。
第1図に示した本発明による半導体記憶装置において
は、プレート電極(1−8)を自己整合的に被覆する層
間絶縁膜(1−11,1−12)を形成した後で、基板(1−
1)の拡散層(1−5)とオーミツク接触を取るための
導電体層(1−13)を形成し、コンタクト孔(1−15)
を開口している。このような構造にすることで、メモリ
セルにおけるコンタクト孔ばかりでなく、他の様々な導
電体層、たとえば、メモリセル以外の回路の拡散層や、
ゲート電極(1−4)やプレート電極(1−10)へのコ
ンタクト孔形成が同時にでき、後のデータ線(1−16)
等の配線工程を考えると非常に都合が良い。しかし、導
電体層(1−13)を直接配線に用いることも可能なのは
言うまでもない。
は、プレート電極(1−8)を自己整合的に被覆する層
間絶縁膜(1−11,1−12)を形成した後で、基板(1−
1)の拡散層(1−5)とオーミツク接触を取るための
導電体層(1−13)を形成し、コンタクト孔(1−15)
を開口している。このような構造にすることで、メモリ
セルにおけるコンタクト孔ばかりでなく、他の様々な導
電体層、たとえば、メモリセル以外の回路の拡散層や、
ゲート電極(1−4)やプレート電極(1−10)へのコ
ンタクト孔形成が同時にでき、後のデータ線(1−16)
等の配線工程を考えると非常に都合が良い。しかし、導
電体層(1−13)を直接配線に用いることも可能なのは
言うまでもない。
なお、第1図において、1−1は単結晶半導体基板、
1−2は素子間分離用の酸化膜、1−3はゲート酸化
膜、1−4はゲート電極、1−5,6は拡散層、1−7は
ゲート電極を覆う酸化膜、1−8は電荷蓄積キヤパシタ
の下部電極、1−9はキヤパシタ絶縁膜、1−10はプレ
ート電極、1−11はプレート電極の上面を覆う層間絶縁
膜、1−12は側面を覆う層間絶縁膜、1−13は拡散層
(1−5)とデータ線(1−16)を接続する導電体層、
1−14は層間絶縁膜、1−15は層間絶縁膜に開口したコ
ンタクト孔、1−16はデータ線である。
1−2は素子間分離用の酸化膜、1−3はゲート酸化
膜、1−4はゲート電極、1−5,6は拡散層、1−7は
ゲート電極を覆う酸化膜、1−8は電荷蓄積キヤパシタ
の下部電極、1−9はキヤパシタ絶縁膜、1−10はプレ
ート電極、1−11はプレート電極の上面を覆う層間絶縁
膜、1−12は側面を覆う層間絶縁膜、1−13は拡散層
(1−5)とデータ線(1−16)を接続する導電体層、
1−14は層間絶縁膜、1−15は層間絶縁膜に開口したコ
ンタクト孔、1−16はデータ線である。
第1図に示した本発明の半導体記憶装置では、プレー
ト電極(1−10)を覆う層間絶縁膜(1−11,1−12)が
自己整合で形成され、しかも、その時に基板の拡散層が
露出する。このため、第3図に示した従来の半導体記憶
装置と比べて、基板の拡散層を露出させるためのコンタ
クト孔をあらたに開口する必要がなくなる。これによつ
て、コンタクト孔とプレート電極の加工の余裕がなくな
り、キヤパシタ面積の増加、ひいては、容量の増加が実
現できる。
ト電極(1−10)を覆う層間絶縁膜(1−11,1−12)が
自己整合で形成され、しかも、その時に基板の拡散層が
露出する。このため、第3図に示した従来の半導体記憶
装置と比べて、基板の拡散層を露出させるためのコンタ
クト孔をあらたに開口する必要がなくなる。これによつ
て、コンタクト孔とプレート電極の加工の余裕がなくな
り、キヤパシタ面積の増加、ひいては、容量の増加が実
現できる。
以下、本発明の半導体記憶装置を実現するための一実
施例を第2図を用いて説明する。
施例を第2図を用いて説明する。
まず、第2図(a)に示すように、半導体単結晶基板
(2−1)に素子間を電気的に分離するための比較的厚
い酸化膜(2−2)を、公知のLOCOS法等を用いて成長
させる。膜厚は500nm以上が望ましい。次に(2−3)
のゲート酸化膜を熱酸化法を用いて成長させた後に、ゲ
ート電極となる低抵抗多結晶シリコン(2−4)を加工
し、層間絶縁膜(2−7)で覆つた後に、基板(2−
1)とは導電型の違う拡散層(2−5,6)をイオン打込
み法等を用いて自己整合的に形成する。この後、打ち込
まれた不純物を活性化させるために熱処理を加える。第
2図(a)では簡略化のために、拡散層は一種類の不純
物だけで形成された場合を示したが、公知の電界緩和型
の拡散層構造を用いることも可能である。
(2−1)に素子間を電気的に分離するための比較的厚
い酸化膜(2−2)を、公知のLOCOS法等を用いて成長
させる。膜厚は500nm以上が望ましい。次に(2−3)
のゲート酸化膜を熱酸化法を用いて成長させた後に、ゲ
ート電極となる低抵抗多結晶シリコン(2−4)を加工
し、層間絶縁膜(2−7)で覆つた後に、基板(2−
1)とは導電型の違う拡散層(2−5,6)をイオン打込
み法等を用いて自己整合的に形成する。この後、打ち込
まれた不純物を活性化させるために熱処理を加える。第
2図(a)では簡略化のために、拡散層は一種類の不純
物だけで形成された場合を示したが、公知の電界緩和型
の拡散層構造を用いることも可能である。
次に第2図(b)に示すように、全体を酸化膜(2−
8)で覆つた後、一方の拡散層上の酸化膜のみを、公知
のフオトリソグラフ法およびドライエツチ法を用いて露
出させる。この酸化膜は、第2図(c)に示すように、
キヤパシタの下部電極(2−9)を加工する時の下地に
なり、他の素子が損傷を受けるのを防ぐ役割りがある。
キヤパシタの下部電極としては、拡散層と同じ導電型の
低抵抗多結晶シリコン(2−9)を用いる。この多結晶
シリコン表面上にキヤパシタ絶縁膜(2−10)を形成す
る。キヤパシタ絶縁膜としては、多結晶シリコンを熱酸
化法で酸化することによつて形成したSiO2膜、もしく
は、SiO2とSi3N4の多層膜、五酸化タンタルなどの高誘
電率絶縁膜が使用できる。
8)で覆つた後、一方の拡散層上の酸化膜のみを、公知
のフオトリソグラフ法およびドライエツチ法を用いて露
出させる。この酸化膜は、第2図(c)に示すように、
キヤパシタの下部電極(2−9)を加工する時の下地に
なり、他の素子が損傷を受けるのを防ぐ役割りがある。
キヤパシタの下部電極としては、拡散層と同じ導電型の
低抵抗多結晶シリコン(2−9)を用いる。この多結晶
シリコン表面上にキヤパシタ絶縁膜(2−10)を形成す
る。キヤパシタ絶縁膜としては、多結晶シリコンを熱酸
化法で酸化することによつて形成したSiO2膜、もしく
は、SiO2とSi3N4の多層膜、五酸化タンタルなどの高誘
電率絶縁膜が使用できる。
次に第2図(d)に示すように、キヤパシタ絶縁膜
(2−10)全体を覆うようにプレート電極(2−11)を
堆積させ、所望の部分だけを残して他を除去する。この
プレート電極としては、低抵抗多結晶シリコンやタング
ステンなどの高融点金属を用いる。本発明の半導体記憶
装置においては、このプレート電極を加工する際に、プ
レート電極上に堆積させた層間絶縁膜をも同時に加工す
る。その後、再び層間絶縁を堆積させ、公知のドライエ
ツチング法などを用いて全面を異方性エツチングする
と、第2図(e)に示したように、プレート電極(2−
11)およびその上の層間絶縁膜(2−12)の側面にのみ
絶縁膜(2−13)が残り、プレート電極(2−11)が完
全に被覆される。しかも、この工程はエツチング用のマ
スクを必要としない。
(2−10)全体を覆うようにプレート電極(2−11)を
堆積させ、所望の部分だけを残して他を除去する。この
プレート電極としては、低抵抗多結晶シリコンやタング
ステンなどの高融点金属を用いる。本発明の半導体記憶
装置においては、このプレート電極を加工する際に、プ
レート電極上に堆積させた層間絶縁膜をも同時に加工す
る。その後、再び層間絶縁を堆積させ、公知のドライエ
ツチング法などを用いて全面を異方性エツチングする
と、第2図(e)に示したように、プレート電極(2−
11)およびその上の層間絶縁膜(2−12)の側面にのみ
絶縁膜(2−13)が残り、プレート電極(2−11)が完
全に被覆される。しかも、この工程はエツチング用のマ
スクを必要としない。
この上に、第2図(f)のように、露出した一方の拡
散層とオーミツクな接触を取る導電体層(2−14)を形
成し、必要な部分のみを残す。この導電体層には、低抵
抗多結晶シリコンを用いる。多結晶シリコンは公知の気
相成長法で形成するが、段差の被覆性が良いので、この
ように段差の著しい所に適している。
散層とオーミツクな接触を取る導電体層(2−14)を形
成し、必要な部分のみを残す。この導電体層には、低抵
抗多結晶シリコンを用いる。多結晶シリコンは公知の気
相成長法で形成するが、段差の被覆性が良いので、この
ように段差の著しい所に適している。
最後に、第2図(g)のように、層間絶縁膜(2−1
5)を堆積させ、それを平坦化した後に、コンタクト孔
(2−16)を開口し、データ線となるAlなどの低抵抗金
属配線を加工し、本発明の半導体記憶装置が完成する。
5)を堆積させ、それを平坦化した後に、コンタクト孔
(2−16)を開口し、データ線となるAlなどの低抵抗金
属配線を加工し、本発明の半導体記憶装置が完成する。
第4図には本発明による積上げキヤパシタセルのレイ
アウト図を、また、第5図には、従来の積上げ型キヤパ
シタを有する半導体記憶装置のレイアウト図を概略図で
示した。第4,5図ともに2交点セルの場合を示したが、
本発明は1交点セルにも適用可能なのは言うまでもな
い。なお、両レイアウトともに、合わせ余裕・線巾・ス
ペースは同じになつている。
アウト図を、また、第5図には、従来の積上げ型キヤパ
シタを有する半導体記憶装置のレイアウト図を概略図で
示した。第4,5図ともに2交点セルの場合を示したが、
本発明は1交点セルにも適用可能なのは言うまでもな
い。なお、両レイアウトともに、合わせ余裕・線巾・ス
ペースは同じになつている。
本発明による第4図においては、プレート電極(4−
5)の絶縁膜による被覆が自己整合的に行え、コンタク
ト孔(4−7)との間に合わせ余裕を取る必要がなくな
るために、プレート電極(4−5)の加工用マスクとし
ては、基板の拡散層が露出する程度のもので良い。この
ため、キヤパシタの下部電極(4−4)となる多結晶シ
リコンの面積を大きくすることができる。
5)の絶縁膜による被覆が自己整合的に行え、コンタク
ト孔(4−7)との間に合わせ余裕を取る必要がなくな
るために、プレート電極(4−5)の加工用マスクとし
ては、基板の拡散層が露出する程度のもので良い。この
ため、キヤパシタの下部電極(4−4)となる多結晶シ
リコンの面積を大きくすることができる。
一方、第5図に示した従来の構造では、コンタクト孔
(5−6)とプレート電極(5−5)との合わせ余裕が
不可欠なため、プレート電極として開口する部分が大き
くなり、ひいては、キヤパシタ下部電極(5−4)の面
積を小さくしてしまう。実験の結果、1ビツトあたりの
セル面積を等しくした場合、本発明の構造において、約
50%の蓄積容量増加が確められた。
(5−6)とプレート電極(5−5)との合わせ余裕が
不可欠なため、プレート電極として開口する部分が大き
くなり、ひいては、キヤパシタ下部電極(5−4)の面
積を小さくしてしまう。実験の結果、1ビツトあたりの
セル面積を等しくした場合、本発明の構造において、約
50%の蓄積容量増加が確められた。
また、本発明においては、コンタクト孔(4−6)と
プレート電極(4−5)の合わせの必要がないことか
ら、コンタクト孔(4−6)は、第4図に示したよう
に、導電体層(4−6)を用いる限り、どの位置にでも
開口できるという特徴もある。このため、第5図のよう
に、ワード線(5−2)間にできる谷の部分にコンタク
トを取る必要がないため、信頼性に優れた配線構造にす
ることができる。
プレート電極(4−5)の合わせの必要がないことか
ら、コンタクト孔(4−6)は、第4図に示したよう
に、導電体層(4−6)を用いる限り、どの位置にでも
開口できるという特徴もある。このため、第5図のよう
に、ワード線(5−2)間にできる谷の部分にコンタク
トを取る必要がないため、信頼性に優れた配線構造にす
ることができる。
以上述べてきたように、本発明の半導体記憶装置を用
いれば、従来構造のものと比較して、蓄積容量が大き
く、しかも信頼性に優れた記憶回路が構成できるように
なる。
いれば、従来構造のものと比較して、蓄積容量が大き
く、しかも信頼性に優れた記憶回路が構成できるように
なる。
なお、第4,5図において、4−1,5−1は素子間分離用
酸化膜、4−2,5−2はゲート電極、4−3,5−3はキヤ
パシタ下部電極のみが基板の拡散層と接触するようにす
るためのコンタクト孔、4−4,5−4はキヤパシタ下部
電極、4−5,5−5はプレート電極、4−6は導電体
層、4−7,5−6はコンタクト孔、4−8,5−7はデータ
線である。
酸化膜、4−2,5−2はゲート電極、4−3,5−3はキヤ
パシタ下部電極のみが基板の拡散層と接触するようにす
るためのコンタクト孔、4−4,5−4はキヤパシタ下部
電極、4−5,5−5はプレート電極、4−6は導電体
層、4−7,5−6はコンタクト孔、4−8,5−7はデータ
線である。
第1図は本発明の半導体記憶装置の断面図、第2図
(a)から(g)は第1図に示した本発明の記憶装置を
製造するための工程図、第3図は従来構造の半導体記憶
装置、第4図は本発明の記憶装置の平面レイアウト図、
第5図は従来構造の平面レイアウト図である。 1−1……単結晶半導体基板、1−2……素子間分離用
酸化膜、1−3……ゲート酸化膜、1−4……ゲート電
極、1−5,1−6……拡散層、1−7……層間絶縁膜、
1−8……電荷蓄積キヤパシタ下部電極、1−9……キ
ヤパシタ絶縁膜、1−10……プレート電極、1−11,1−
12,1−14……層間絶縁膜、1−13……拡散層とデータ線
とを継ぐ導電体層、1−15……コンタクト孔、1−16…
…データ線。
(a)から(g)は第1図に示した本発明の記憶装置を
製造するための工程図、第3図は従来構造の半導体記憶
装置、第4図は本発明の記憶装置の平面レイアウト図、
第5図は従来構造の平面レイアウト図である。 1−1……単結晶半導体基板、1−2……素子間分離用
酸化膜、1−3……ゲート酸化膜、1−4……ゲート電
極、1−5,1−6……拡散層、1−7……層間絶縁膜、
1−8……電荷蓄積キヤパシタ下部電極、1−9……キ
ヤパシタ絶縁膜、1−10……プレート電極、1−11,1−
12,1−14……層間絶縁膜、1−13……拡散層とデータ線
とを継ぐ導電体層、1−15……コンタクト孔、1−16…
…データ線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角南 英夫 国分寺市東恋ヶ窪1丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−86853(JP,A)
Claims (1)
- 【請求項1】一つのスイッチ用トランジスタと、一つの
電荷蓄積用キャパシタを最小単位とするメモリセルが半
導体基板に形成された半導体記憶装置であって、該電荷
蓄積用キャパシタの一方の電極としての第1導電層の一
部が、該スイッチ用トランジスタの上部に配置され、該
キャパシタのプレート電極として、該第1導電体層上に
キャパシタ絶縁膜を飼して積層して第2導電体層が配置
され、該第2導電体層の上面のみを被覆する第1絶縁膜
層と、該第1絶縁膜層に接し、該第2導体層の少なくと
も側面を異方性エッチングを用いて被覆形成された第2
絶縁膜層とを有し、該第2絶縁膜層によって、該第2導
電体層と電気的に絶縁されるようにデータ線コンタクト
用としての第3導電体層が配置されていることを特徴と
する半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62024529A JP2602219B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体記憶装置 |
US07/566,315 US5012310A (en) | 1987-02-06 | 1990-08-13 | Semiconductor memory having stacked capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62024529A JP2602219B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8124331A Division JP2679702B2 (ja) | 1996-05-20 | 1996-05-20 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63193555A JPS63193555A (ja) | 1988-08-10 |
JP2602219B2 true JP2602219B2 (ja) | 1997-04-23 |
Family
ID=12140681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62024529A Expired - Lifetime JP2602219B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5012310A (ja) |
JP (1) | JP2602219B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2606836B2 (ja) * | 1987-02-16 | 1997-05-07 | 株式会社東芝 | 半導体記憶装置 |
US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
US5264712A (en) * | 1989-03-20 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
US20010008288A1 (en) * | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
US5281838A (en) * | 1990-03-13 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact between wiring layer and impurity region |
JPH0462870A (ja) * | 1990-06-25 | 1992-02-27 | Mitsubishi Electric Corp | 半導体装置 |
US5272103A (en) * | 1991-02-08 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof |
JP2748050B2 (ja) * | 1991-02-08 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2678094B2 (ja) * | 1991-03-01 | 1997-11-17 | シャープ株式会社 | ダイナミックランダムアクセスメモリ |
US5110754A (en) * | 1991-10-04 | 1992-05-05 | Micron Technology, Inc. | Method of making a DRAM capacitor for use as an programmable antifuse for redundancy repair/options on a DRAM |
US5142438A (en) * | 1991-11-15 | 1992-08-25 | Micron Technology, Inc. | Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact |
JPH05291531A (ja) * | 1992-03-18 | 1993-11-05 | Micron Technol Inc | メモリセルのキャパシタアレイ上にビット線を形成する方法 |
JP2696067B2 (ja) * | 1994-06-17 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置の製造方法 |
US6335552B1 (en) * | 1995-01-31 | 2002-01-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
US5602051A (en) * | 1995-10-06 | 1997-02-11 | International Business Machines Corporation | Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given stack level |
JP3147144B2 (ja) * | 1996-04-09 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5677227A (en) * | 1996-09-09 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact |
US6384446B2 (en) * | 1998-02-17 | 2002-05-07 | Agere Systems Guardian Corp. | Grooved capacitor structure for integrated circuits |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4455568A (en) * | 1981-08-27 | 1984-06-19 | American Microsystems, Inc. | Insulation process for integrated circuits |
JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
JPS6286853A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
US4855801A (en) * | 1986-08-22 | 1989-08-08 | Siemens Aktiengesellschaft | Transistor varactor for dynamics semiconductor storage means |
US4760034A (en) * | 1987-06-15 | 1988-07-26 | Motorola, Inc. | Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer |
-
1987
- 1987-02-06 JP JP62024529A patent/JP2602219B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-13 US US07/566,315 patent/US5012310A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63193555A (ja) | 1988-08-10 |
US5012310A (en) | 1991-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2602219B2 (ja) | 半導体記憶装置 | |
US4742018A (en) | Process for producing memory cell having stacked capacitor | |
JP2741857B2 (ja) | 半導体記憶装置 | |
JP2590171B2 (ja) | 半導体記憶装置 | |
JP3123073B2 (ja) | 半導体記憶装置の製造方法 | |
EP0430404B1 (en) | Method of manufacturing a capacitor for a DRAM cell | |
US4855952A (en) | Dram having pip capacitor inside a trench | |
US5299155A (en) | Dynamic random access memory device with capacitor between vertically aligned FETs | |
US5364812A (en) | High density dynamic RAM cell | |
US5309023A (en) | Contact structure for interconnection in semiconductor devices and manufacturing method thereof | |
US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
US20020005534A1 (en) | Semiconductor memory device and method of manufacturing the same | |
US5650957A (en) | Semiconductor memory cell and process for formation thereof | |
JPH03256358A (ja) | 半導体記憶装置およびその製造方法 | |
US5216267A (en) | Stacked capacitor dynamic random access memory with a sloped lower electrode | |
JP2742271B2 (ja) | 半導体記憶装置及びその製造方法 | |
JPS63281457A (ja) | 半導体メモリ | |
JPH03102869A (ja) | 半導体装置の製造方法 | |
JP2002076300A (ja) | 半導体装置およびその製造方法 | |
JP2839874B2 (ja) | 半導体記憶装置 | |
JP2679702B2 (ja) | 半導体記憶装置の製造方法 | |
JP2846286B2 (ja) | 半導体記憶装置の製造方法 | |
JPS62193275A (ja) | 3次元1トランジスタ・セル装置およびその製造方法 | |
JP2639363B2 (ja) | 半導体記憶装置の製造方法 | |
JP2731197B2 (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |