JPS62193275A - ３次元１トランジスタ・セル装置およびその製造方法 - Google Patents
３次元１トランジスタ・セル装置およびその製造方法Info
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- JPS62193275A JPS62193275A JP62027988A JP2798887A JPS62193275A JP S62193275 A JPS62193275 A JP S62193275A JP 62027988 A JP62027988 A JP 62027988A JP 2798887 A JP2798887 A JP 2798887A JP S62193275 A JPS62193275 A JP S62193275A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリ・コンデンサが平板コンデンサとし
て構成されて基板表面に置かれた絶縁ゲート電界効果ト
ランジスタの下に設けられ、そのソース領域又はドレン
領域に導電結合されている３次元１トランジスタ・セル
装置とその製造方法に関するものである。
て構成されて基板表面に置かれた絶縁ゲート電界効果ト
ランジスタの下に設けられ、そのソース領域又はドレン
領域に導電結合されている３次元１トランジスタ・セル
装置とその製造方法に関するものである。
二の種の装置の一例は文献「アイ・イー・イー・イー・
エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ） ｊ
ＥＤＬ−４，（４）（１９８３）９０−９１頁に記載さ
れ公知である。
エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ） ｊ
ＥＤＬ−４，（４）（１９８３）９０−９１頁に記載さ
れ公知である。
集積回路の微小化が進むにつれて構成デバイス構造の組
込みに新たな技術を必要とするようになった。容量が６
４Ｍ以上のダイナミック半導体メモリに対してはセル面
積が２μｉ以下の高密度セル構造が要求される。現在使
用されて（・る１トランジスタ・セルの場合最小セル面
積は主として最小蓄積電荷量によって決まる。この量は
α粒子によるソフト・エラーに基き最小１［１５０ｆｃ
（フェムトクーロン＝１０Ｃ）から始まる。
込みに新たな技術を必要とするようになった。容量が６
４Ｍ以上のダイナミック半導体メモリに対してはセル面
積が２μｉ以下の高密度セル構造が要求される。現在使
用されて（・る１トランジスタ・セルの場合最小セル面
積は主として最小蓄積電荷量によって決まる。この量は
α粒子によるソフト・エラーに基き最小１［１５０ｆｃ
（フェムトクーロン＝１０Ｃ）から始まる。
このような電荷量を蓄積するためには容量４Ｍ以上のメ
モリにはトランジスタとコンデンサの３次元集積構造が
要求される。この３次元集積というのは少（とも２つの
能動デバイス層が上下に重ねられた構造を指している。
モリにはトランジスタとコンデンサの３次元集積構造が
要求される。この３次元集積というのは少（とも２つの
能動デバイス層が上下に重ねられた構造を指している。
これによってチップ面における利得が少くとも２倍に高
められる。
められる。
コンデンサとトランジスタの３次元構造は文献「アイ・
イー・イー・イー・エレクトロン・デバイス・レターズ
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔ
ｅｒｓ ） Ｊ ＥＤＬ−５（５）（１９８４） 、
１５１−１５３頁により公知である。このフォールデ
ッド・キャパシタ構造と呼ばれる構成においては、平板
コンデンサの形に作られたドープされたポリシリコンか
ら成るメモリ・コンデンサがトランジスタの下に置かれ
ている。このトランジスタは第３ポリシリコン面に形成
される。
イー・イー・イー・エレクトロン・デバイス・レターズ
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔ
ｅｒｓ ） Ｊ ＥＤＬ−５（５）（１９８４） 、
１５１−１５３頁により公知である。このフォールデ
ッド・キャパシタ構造と呼ばれる構成においては、平板
コンデンサの形に作られたドープされたポリシリコンか
ら成るメモリ・コンデンサがトランジスタの下に置かれ
ている。このトランジスタは第３ポリシリコン面に形成
される。
所要面積の増大を伴うことなくコンデンサ面積を大きく
する方法として文献「アイ・イー・イー・エレクトロン
−デバイス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ ） Ｊ ＥＤＬ−４（１
１）（１９８３）、４１１−４１４頁に発表されている
溝セル構想によれば、コンデンサはｐ型ドープのシリコ
ン半導体基板に堀られた溝として構成される。
する方法として文献「アイ・イー・イー・エレクトロン
−デバイス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ ） Ｊ ＥＤＬ−４（１
１）（１９８３）、４１１−４１４頁に発表されている
溝セル構想によれば、コンデンサはｐ型ドープのシリコ
ン半導体基板に堀られた溝として構成される。
冒頭に挙げた文献（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉ −ｃｅｌｌＬｅｔｔｅｒｓ ＥＤＬ−４（４）
、 ９０−９１頁）に記載されている装置では、トラン
ジスタが共通シリコン輩板表面にオ６（・て溝セル・コ
ンデンサの傍らに設けられているが、上記の文献（ＩＥ
ＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ
ＥＤＬ−４［：１１） 。
ｖｉ −ｃｅｌｌＬｅｔｔｅｒｓ ＥＤＬ−４（４）
、 ９０−９１頁）に記載されている装置では、トラン
ジスタが共通シリコン輩板表面にオ６（・て溝セル・コ
ンデンサの傍らに設けられているが、上記の文献（ＩＥ
ＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ
ＥＤＬ−４［：１１） 。
４１１−４１４頁）にはセル自体の製作法だけが記載さ
れている。特にメモリ・コンデンサの誘電層に対しては
二酸化シリコン層、窒化シリコン層又はそれらの２重層
、３重層が提案されている。
れている。特にメモリ・コンデンサの誘電層に対しては
二酸化シリコン層、窒化シリコン層又はそれらの２重層
、３重層が提案されている。
高密度集積回路に最も適した誘電体を使用してもセル面
積２μ−の重層メモリセルの達成は不可能である。前述
の文献に記載されている溝セル構想（トレンチ・キャパ
シタ又はコルゲーテッド・キャパシタ）は原理的にはこ
れを可能にするか、それに必要な１（ｊ）ｕｎ以上の溝
の深さとアスペクト比は技術的に解決不能の問題を提起
する。
積２μ−の重層メモリセルの達成は不可能である。前述
の文献に記載されている溝セル構想（トレンチ・キャパ
シタ又はコルゲーテッド・キャパシタ）は原理的にはこ
れを可能にするか、それに必要な１（ｊ）ｕｎ以上の溝
の深さとアスペクト比は技術的に解決不能の問題を提起
する。
この発明の目的は、コンデンサが完全にトランジスタの
下に設けられ、セルの全表面がコンデンサに利用される
ダイナミック半導体メモリ用の１トランジスタ・セル装
置を構成デバイスの３次元集積方式に基いて実現するこ
とである。できるだけ小さいチップ表面にできるだけ大
きな構造の最高密度集積を達成することとならんで、動
作に際して誤差確率が小さく長寿命で°ありイオン化放
射線によるソフトエラーを少なくすることもこの発明の
目的である。
下に設けられ、セルの全表面がコンデンサに利用される
ダイナミック半導体メモリ用の１トランジスタ・セル装
置を構成デバイスの３次元集積方式に基いて実現するこ
とである。できるだけ小さいチップ表面にできるだけ大
きな構造の最高密度集積を達成することとならんで、動
作に際して誤差確率が小さく長寿命で°ありイオン化放
射線によるソフトエラーを少なくすることもこの発明の
目的である。
更にこのセルを集積回路内にできるだけ簡単で技術的に
コントロールされた工程段をもって製作できる方法を提
供することもこの発明の目的である。
コントロールされた工程段をもって製作できる方法を提
供することもこの発明の目的である。
これらの目的は特許請求の範囲第１項に特徴として挙げ
た構成とすることならびに特許請求の範囲第】１項に特
徴として挙げた工程段を採用することによって達成され
る。
た構成とすることならびに特許請求の範囲第】１項に特
徴として挙げた工程段を採用することによって達成され
る。
この発明の糧々の実施態様は特許請求の範囲第２項乃至
第１０項に、製造工程の種々の実施態様は特許請求の範
囲第１２項以下に示されている。
第１０項に、製造工程の種々の実施態様は特許請求の範
囲第１２項以下に示されている。
この発明によるセル構想は金属基板又は基板上に設けら
れた金属伝導層に例えば溝を堀り、基板又は金属伝導層
を後でメモリ板として使用することを出発点としている
が、これはシリコン基板を使用するものとは異りα粒子
又は宇宙線により生起する荷電体が生じないので、ソフ
ト・エラーに導びくことばない。従って蓄積すべき電荷
は今日の読取り増幅感度では更に約１ｏ ＯｆＣまで縮
小することができる。
れた金属伝導層に例えば溝を堀り、基板又は金属伝導層
を後でメモリ板として使用することを出発点としている
が、これはシリコン基板を使用するものとは異りα粒子
又は宇宙線により生起する荷電体が生じないので、ソフ
ト・エラーに導びくことばない。従って蓄積すべき電荷
は今日の読取り増幅感度では更に約１ｏ ＯｆＣまで縮
小することができる。
しかしまた、コンデンサを直接トランジスタの下に配置
するこの発明によるセル構想により、コンデンサがセル
面全体を使用できること、およびこれによって溝の深さ
を公知の装置におけるよりも小きくでき従って技術的コ
ントロールが良好であるということも重要な利点である
。公知のセル構想ではいずれの場合にも所要空間はコン
デンサおよびトランジスタにより規定されており、その
ためほぼ３分の１の面イ貫が失われている。
するこの発明によるセル構想により、コンデンサがセル
面全体を使用できること、およびこれによって溝の深さ
を公知の装置におけるよりも小きくでき従って技術的コ
ントロールが良好であるということも重要な利点である
。公知のセル構想ではいずれの場合にも所要空間はコン
デンサおよびトランジスタにより規定されており、その
ためほぼ３分の１の面イ貫が失われている。
自動調節技術を利用する場合この発明ではｌＯクリソラ
フィ平方のセル面積が達せられる。セルは溝のアスペク
ト比が許す限り目盛り付けが可能である。６４Ｍメモリ
に対し２μ−のセル面８Ｎ（チップ面ｌＸ’ｌ Ｑ Ｑ
ｔａｇ）が要求される場合には、セルフイールドでは
０．４５μｍの最小構造の大きさが必要とされるが、こ
れは電子ビーム又はＸ線ビームの露光てより実現可能で
ある。以下の条件はこの計算の基礎になっている。すな
わちＶＤＤ ： ２．５■（運転電圧）において１００
ｆＣは板電圧ｖＰ＝ １．２５ Ｖ Ｃ＝Ｖｏｏ／２
）および絶縁層として層厚ｌＯｎｍの窒化シリコンを
使用した１３５μｍｎ×０６７μｍの開口の場合０．７
μｍの溝の深さを生じた。
フィ平方のセル面積が達せられる。セルは溝のアスペク
ト比が許す限り目盛り付けが可能である。６４Ｍメモリ
に対し２μ−のセル面８Ｎ（チップ面ｌＸ’ｌ Ｑ Ｑ
ｔａｇ）が要求される場合には、セルフイールドでは
０．４５μｍの最小構造の大きさが必要とされるが、こ
れは電子ビーム又はＸ線ビームの露光てより実現可能で
ある。以下の条件はこの計算の基礎になっている。すな
わちＶＤＤ ： ２．５■（運転電圧）において１００
ｆＣは板電圧ｖＰ＝ １．２５ Ｖ Ｃ＝Ｖｏｏ／２
）および絶縁層として層厚ｌＯｎｍの窒化シリコンを
使用した１３５μｍｎ×０６７μｍの開口の場合０．７
μｍの溝の深さを生じた。
別の観点から云えば、金属基板を使用することにより高
価な単結晶シリコンがもはや不必要になるという利点が
得られる。また矩形の板を使用できるので、円形の／リ
コン結晶板の端部における歩留り損も回避できろ。特に
このことはチップ面が大きい場合（６４Ｍ、約２−）に
重要である。
価な単結晶シリコンがもはや不必要になるという利点が
得られる。また矩形の板を使用できるので、円形の／リ
コン結晶板の端部における歩留り損も回避できろ。特に
このことはチップ面が大きい場合（６４Ｍ、約２−）に
重要である。
次に実施例と第１図乃至ｍｔ６図についてこの発明によ
る装置の製造工程を詳細に説明する。
る装置の製造工程を詳細に説明する。
第１図に示すように金属例えばタングステンの基板１に
メモリ・コンデンサの大きさに対応する溝２を公知の反
応性イオン・エッチングによって作る。基板ｌは全部が
金属のものに限らず、表面層だけが金属でその他の部分
はシリコンであってもよい。この金属部分とシリコン部
分を絶縁層によって互に分離しておくことも可能である
。表面層は金属伝導性を示すまで高濃度（（ドープされ
たシリコン層としてもよい。
メモリ・コンデンサの大きさに対応する溝２を公知の反
応性イオン・エッチングによって作る。基板ｌは全部が
金属のものに限らず、表面層だけが金属でその他の部分
はシリコンであってもよい。この金属部分とシリコン部
分を絶縁層によって互に分離しておくことも可能である
。表面層は金属伝導性を示すまで高濃度（（ドープされ
たシリコン層としてもよい。
第２図に示すように８１０７層、窒化シリコン層又はＳ
ｉｎ、と窒化シリコンの２重層および３重層（例えばＳ
ｉｎ、−窒化シリコン−Ｓｉｎ１）、五酸化タンタル層
等を析出させるか、溝２を備えろタングステン基板ｌを
単に酸化することによりメモリ・コンデンサ用の誘電層
３を形成させる。この実施例では誘電層３は厚さ１０
ｎｍの酸化タングステン層である。
ｉｎ、と窒化シリコンの２重層および３重層（例えばＳ
ｉｎ、−窒化シリコン−Ｓｉｎ１）、五酸化タンタル層
等を析出させるか、溝２を備えろタングステン基板ｌを
単に酸化することによりメモリ・コンデンサ用の誘電層
３を形成させる。この実施例では誘電層３は厚さ１０
ｎｍの酸化タングステン層である。
第３図に示すように気相析出（ＣＶＤ）により酸化タン
グステン層３で覆われた溝２がドープされた多結晶シリ
コン４で完全に埋められ、基板表面に析出したシリコン
は逆エツチングにより除去される。ドープされた多結晶
シリコンの代りに耐熱金＠（タングステン、チタン、モ
リブデン、タンタル、ニオブ等）あるいはそのケイ化物
を使用することも可能である。
グステン層３で覆われた溝２がドープされた多結晶シリ
コン４で完全に埋められ、基板表面に析出したシリコン
は逆エツチングにより除去される。ドープされた多結晶
シリコンの代りに耐熱金＠（タングステン、チタン、モ
リブデン、タンタル、ニオブ等）あるいはそのケイ化物
を使用することも可能である。
第４図に示すように平坦になった基板表面（１＋３＋４
）にメモリ・コンデンサと電界効果トランジスタの間に
置かれる例えばＳｉＯ２から成る中間絶縁層５が０５μ
ｍから１μｍまでの厚さに設けられる。
）にメモリ・コンデンサと電界効果トランジスタの間に
置かれる例えばＳｉＯ２から成る中間絶縁層５が０５μ
ｍから１μｍまでの厚さに設けられる。
第５図に示すようにこの中間絶縁層５にコンデンサの導
電部分に対する接触孔６が溝２の形成の場合と同様な反
応性イオン・エッチングによって作られる。
電部分に対する接触孔６が溝２の形成の場合と同様な反
応性イオン・エッチングによって作られる。
第６図に示すように例えばタングステンの選択析出によ
り接触孔６を埋めて導電区域７を形成させる。
り接触孔６を埋めて導電区域７を形成させる。
第７図に示すように平坦構造（１，３，４，５，７）上
にトランジスタを含む半導体層８が設けられる。この層
はガス相からの全面析出によって作った多結晶シリコン
層としてもあるいは非晶質シリコン層としてもよい。層
８はその形成とチャネル型に応じたドーピングの後に単
結晶状態に移される。それには例えばレーザー（Ａｒと
ＣＯ，）あるいは電子ビーム、黒鉛加熱体、ランプ等を
使用する結晶化法が採用される。
にトランジスタを含む半導体層８が設けられる。この層
はガス相からの全面析出によって作った多結晶シリコン
層としてもあるいは非晶質シリコン層としてもよい。層
８はその形成とチャネル型に応じたドーピングの後に単
結晶状態に移される。それには例えばレーザー（Ａｒと
ＣＯ，）あるいは電子ビーム、黒鉛加熱体、ランプ等を
使用する結晶化法が採用される。
第８図に示すように公知のＬＯＣＯ８法、箱又は溝絶縁
法により単結晶シリコン層８にフィールド絶縁区域９が
作られるが、これは例えば層８の選択貫通酸化によるこ
とができる。
法により単結晶シリコン層８にフィールド絶縁区域９が
作られるが、これは例えば層８の選択貫通酸化によるこ
とができる。
第９図に示すようになお単結晶である区域８にゲート酸
化処理を施してゲート電極】０（語ｉｗ）を形成させた
後、例えばイオン注入によってドーパントを入れてトラ
ンジスタの低トープドレン領域１】を作る。ゲート電極
１０に対して側面酸化膜形成用の同形Ｓｉｎ、析出と逆
エツチングを行った後、ソース／ドレン領域１１を例え
ば２段階工程によって作る。その際第１工程段では平面
イオン注入が実施さ゛ｔ、第２工程段ではビット線接続
端となる区域１２をマスクした後深部イオン注入により
マスクされない区域とコンデンサ（７）の間の導電結合
部】３が作られる。最後て中間酸化１嘆となるＳｉｎ、
層１４が全面的に設けられ、ビット線１５に予定された
区域に対する接触孔が作られる。ビット線となる金属層
には例えばアルミニウムが使用さｎろ。
化処理を施してゲート電極】０（語ｉｗ）を形成させた
後、例えばイオン注入によってドーパントを入れてトラ
ンジスタの低トープドレン領域１】を作る。ゲート電極
１０に対して側面酸化膜形成用の同形Ｓｉｎ、析出と逆
エツチングを行った後、ソース／ドレン領域１１を例え
ば２段階工程によって作る。その際第１工程段では平面
イオン注入が実施さ゛ｔ、第２工程段ではビット線接続
端となる区域１２をマスクした後深部イオン注入により
マスクされない区域とコンデンサ（７）の間の導電結合
部】３が作られる。最後て中間酸化１嘆となるＳｉｎ、
層１４が全面的に設けられ、ビット線１５に予定された
区域に対する接触孔が作られる。ビット線となる金属層
には例えばアルミニウムが使用さｎろ。
第１０図は第９図に示したセル群のレイアウトを示す。
Ｘ印をつけた区域はそれぞれ２つのセルのビット線接触
端である。セルの表面積はフイーチュア・サイズと呼ば
れている特徴寸法をＦとして４ＦＸ２．５Ｆとなる。図
から分るようにビット線は折りたたみ形であって、セル
面積はＦが０４５μｍのとき２μ−となり、Ｆ＝０．３
μｍのとき０．９μばとなる。
端である。セルの表面積はフイーチュア・サイズと呼ば
れている特徴寸法をＦとして４ＦＸ２．５Ｆとなる。図
から分るようにビット線は折りたたみ形であって、セル
面積はＦが０４５μｍのとき２μ−となり、Ｆ＝０．３
μｍのとき０．９μばとなる。
第１１図に示すようにプレーナ形コンデンサの製作に対
しては、上記と同様に金属基板ｌ又は酸化されたシリコ
ンから成る基板表面に設けられた例えばタンタルから成
る金属／ｌ！１を出発材料とする。メンタル表面を持つ
基板１は全面的に酸化して酸化タンタル絶縁層２３を形
成させる。
しては、上記と同様に金属基板ｌ又は酸化されたシリコ
ンから成る基板表面に設けられた例えばタンタルから成
る金属／ｌ！１を出発材料とする。メンタル表面を持つ
基板１は全面的に酸化して酸化タンタル絶縁層２３を形
成させる。
第１２図に示すように酸化層２３を備える金属基板１の
表面に例えばドープされた多結晶シリコンの層ｚ４を全
面的に設ける。層の厚さは０，３μ電とする。ドープさ
れた多結晶シリコンの代りに第３図の場合と同様に対熱
金属例えばタンタル又はそのケイ化物を使用することも
可能である。
表面に例えばドープされた多結晶シリコンの層ｚ４を全
面的に設ける。層の厚さは０，３μ電とする。ドープさ
れた多結晶シリコンの代りに第３図の場合と同様に対熱
金属例えばタンタル又はそのケイ化物を使用することも
可能である。
第１３図に示すように層２４をメモリコンデンサの表面
積に対応して構造化する。
積に対応して構造化する。
第１４図に示すようにこのようにして作られたプレーナ
形コンデンサ構造（１，２３，２４）の上に、第４図の
場合と同様に中間絶縁層２５を設ける。層２５には平坦
化作用を示すことからホウ素・リン・ケイ酸塩ガラスを
使用することができる。第５図、第６図に示すようにコ
ンデンサ接続のための導電区域７に対する接触孔６のエ
ッチ後トランジスタに必要な半導体層（第７図の８）を
設げる。以後の工程は既に第９図について説明した通り
である。
形コンデンサ構造（１，２３，２４）の上に、第４図の
場合と同様に中間絶縁層２５を設ける。層２５には平坦
化作用を示すことからホウ素・リン・ケイ酸塩ガラスを
使用することができる。第５図、第６図に示すようにコ
ンデンサ接続のための導電区域７に対する接触孔６のエ
ッチ後トランジスタに必要な半導体層（第７図の８）を
設げる。以後の工程は既に第９図について説明した通り
である。
第９図の実施例に対応するこの発明の別の実施態様を第
１５図に示す。この実施態様は第１図乃至第１０図につ
いて説明したセルと異り、フィールド絶縁区域（第８図
の９）の形成後単結晶シリコン層（８）に対して反対導
電型のドーパントをこの層（８）の一部に入れる。この
部分は導電結合（７）で構成される接触部と隣接メモリ
セルの語線の上に置かれるものである。第１５図から分
るようにこれによってＳ／Ｄ区域１３の特性を接触形成
に無関係に調整することができる。
１５図に示す。この実施態様は第１図乃至第１０図につ
いて説明したセルと異り、フィールド絶縁区域（第８図
の９）の形成後単結晶シリコン層（８）に対して反対導
電型のドーパントをこの層（８）の一部に入れる。この
部分は導電結合（７）で構成される接触部と隣接メモリ
セルの語線の上に置かれるものである。第１５図から分
るようにこれによってＳ／Ｄ区域１３の特性を接触形成
に無関係に調整することができる。
第１６図においてＸ印をつけた区域は折りたたみ構造中
の２つのセルのビット線接触部である。
の２つのセルのビット線接触部である。
又セル群の斜線を引（・た区域は語ｉ１ｗｊｃ対する接
触部に対応するものである。
触部に対応するものである。
第１図乃至第１Ｏ図はこの発明の１つの実施態様の製造
工程を示し、第１１図乃至第１６図は同じ（別の実施態
様の製造工程を示す。 １・・・基板、 ３・・・メモリ・コンデンサ誘電層
、４−・コンデンサ導体、 ５・・・中間絶縁層、
８乃至１２・・・電界効果トランジスタ。 １６１１８１代理人升江士冨村 澤 。 ＦＩｏ ３ ＦＩｏ５ ＦＩｏ６ ＦＩｏ ７ ＦＩｏ ８ ＩＧ１０
工程を示し、第１１図乃至第１６図は同じ（別の実施態
様の製造工程を示す。 １・・・基板、 ３・・・メモリ・コンデンサ誘電層
、４−・コンデンサ導体、 ５・・・中間絶縁層、
８乃至１２・・・電界効果トランジスタ。 １６１１８１代理人升江士冨村 澤 。 ＦＩｏ ３ ＦＩｏ５ ＦＩｏ６ ＦＩｏ ７ ＦＩｏ ８ ＩＧ１０
Claims (1)
- 【特許請求の範囲】 １）メモリ・コンデンサが平板コンデンサとして基板表
面にあつて絶縁ゲート電極を備える電界効果トランジス
タの下に設けられ、そのソース領域又はドレン領域に導
電結合されているダイナミック・メモリ用の３次元１ト
ランジスタ・セル装置において、 （ａ）基板（１）が少くともメモリ・コンデンサに境を
接する区域において金属から成るかあるいはこの区域に
おいて金属伝導特性を示し、それによつて基板自体又は
基板に含まれている金属伝導層もメモリ板として作用す
ること、 （ｂ）中間絶縁層（５）が基板のメモリ・コンデンサ（
１、３、４）と電界効果トランジスタ（８、９、１０、
１１、１２）の間に設けられ導電性区域（７）によつて
中断されていること を特徴とする３次元１トランジスタ・セル装置。 ２）メモリ・コンデンサが溝コンデンサとして金属基板
内又は基板の金属伝導区域内に形成されていることを特
徴とする特許請求の範囲第１項記載の３次元１トランジ
スタ・セル装置。 ３）メモリ・コンデンサが金属基板の表面又は金属伝導
層の表面にプレーナ形に構成されていることを特徴とす
る特許請求の範囲第１項記載の３次元１トランジスタ・
セル装置。 ４）基板又はその金属伝導層がタングステン、モリブデ
ン、チタン、タンタル又はそれらのケイ化物等の高融点
金属から成ることを特徴とする特許請求の範囲第１項乃
至第３項の１つに記載の３次元１トランジスタ・セル装
置。 ５）基板が金属伝導性となるまで高濃度にドープされた
シリコン結晶板であることを特徴とする特許請求の範囲
第１項乃至第３項の１つに記載の３次元１トランジスタ
・セル装置。 ６）基板が酸化シリコン又は窒化シリコンの層で分離さ
れた高融点金属層又は高融点金属ケイ化物層を備えるシ
リコン結晶板であることを特徴とする特許請求の範囲第
１項乃至第３項の１つに記載の３次元１トランジスタ・
セル装置。 ７）コンデンサ絶縁層（３、２３）が高誘電率材料又は
高破壊電圧材料から成ることを特徴とする特許請求の範
囲第１項乃至第６項の１つに記載の３次元１トランジス
タ・セル装置。 ８）コンデンサ絶縁層（３、２３）が基板金属の酸化物
又は窒化物で形成されていることを特徴とする特許請求
の範囲第１項乃至第７項の１つに記載の３次元１トラン
ジスタ・セル装置。 ９）ソース領域又はドレン領域に結合されたコンデンサ
電極（４、２４）が金属、金属ケイ化物又は高濃度ドー
プ・シリコンから成ることを特徴とする特許請求の範囲
第１項乃至第８項の１つに記載の３次元１トランジスタ
・セル装置。 １０）主としてＳｉＯ＿２から成る中間絶縁層（５）内
の導電性区域（７）が金属、金属ケイ化物又はドープさ
れたポリシリコンの析出によつて作られていることを特
徴とする特許請求の範囲第１項乃至第８項の１つに記載
の３次元１トランジスタ・セル装置。 １１）メモリ・コンデンサが平板コンデンサとして基板
表面にあつて絶縁ゲート電極を備える電界効果トランジ
スタの下に設けられ、そのソース領域又はドレン領域に
導電結合されているダイナミック・メモリ用の３次元１
トランジスタ・セル装置を製造するため、次の工程段： （ａ）金属基板又は基板上に設けられ金属伝導層（１）
にメモリ・コンデンサに対応する面積の溝（２）を作る
、 （ｂ）表面の全面酸化によるか補助絶縁層の析出によつ
てメモリ・コンデンサに対する絶縁層（３）を形成させ
る、 （ｃ）溝が埋められるまで導電層（４）を全面的に析出
させる、 （ｄ）中間絶縁層となる誘電材料層（５）を全面的に析
出させる、 （ｅ）中間絶縁層（５）に溝を埋めた溝コンデンサ層（
４）に達する接触孔（６）を設ける、 （ｆ）接触孔（６）を導電材料（７）で埋める、 （ｇ）チャネル型に応じて析出中又は析出後にドープさ
れる多結晶又は非晶質のシリコン層（８）を全面的に析
出させた後この層を結晶状態に移す、 （ｈ）互に絶縁された電界効果トランジスタ（８、９、
１０、１１）を公知工程によつて作り、その際 （ｉ）ソース・ドレン領域の形成後ドーパント元素の導
入によつてビット線（１２、１５）が接触することのな
い電界効果トランジスタのソース・ドレン領域（１１）
とコンデンサ（１、３、４、７）の間の導電結合（１３
）を作る ことを特徴とする３次元１トランジスタ・セル装置の製
造方法。 １２）工程段（ｈ）において電界効果トランジスタ相互
を絶縁する領域（９）の形成後、単結晶シリコン層（８
）に対して反対導電型ドーパントを層（８）の導電結合
（７）によつて作られた接触の上方および隣接するメモ
リセルの後で作られる語線（ｗ）の下方にある区域（２
６）に入れることを特徴とする特許請求の範囲第１１項
記載の製造方法。 １３）工程段（ａ）から（ｅ）までに代つて次の工程段
： （ａ＿１）金属基板又は基板上に設けられた金属伝導層
の全面酸化によつてメモリ・コンデンサ（１、２３、２
４）に対する絶縁層（２３）を作る、 （ｂ＿１）導電層（２４）を全面的に析出させる、 （ｃ＿１）導電層（２４）をメモリ・コンデンサ面に対
応して構造化する、 （ｄ＿１）中間絶縁として作用し表面を平坦にする層（
２５）を全面的に析出させる、 （ｅ＿１）構造化された金属伝導層（２４）に達する接
触孔を層（２５）に設ける、 が採用されることを特徴とする特許請求の範囲第１１項
記載の方法。 １４）工程段（ｄ＿１）における全面析出に際してホウ
素・リン・ガラス層（２５）が設けられることを特徴と
する特許請求の範囲第１３項記載の方法。 １５）電界効果トランジスタ形成用の工程段（ａ）から
（ｅ）まで又は（ａ＿１）から（ｅ＿１）までと（ｆ）
および（ｇ）に続いて次の工程段： （ｈ）単結晶シリコン層（８）内に能動トランジスタ領
域を分離するフィールド酸化膜区域（９）を例えば選択
酸化によつて作る、 （ｉ）ゲート酸化を実施する、 （ｊ）ゲート電極層（１０）を析出させこれを構造化す
る、 （ｋ）低濃度にドープされたドレン領域（１１）を作る
ためｎ＾−型又はｐ＾−型のイオン注入を実施する、 （ｌ）同形ＳｉＯ＿２層析出とゲート電極（１０）に側
面酸化膜を作る逆エッチングを実施する、 （ｍ）少くとも２段階に分けたｎ型又はｐ型イオン注入
によりソース・ドレン領域を作り、その際第１段ではフ
ラット・イオン注入を行い、第２段では後でビット線と
なる区域（１２）をマスクした後１回又は数回の深部イ
オン注入を実施してマスクされない区域とコンデンサの
間の導電結合を形成させる、 （ｎ）中間酸化膜（１４）としてＳｉＯ＿２を全面析出
させる、 （ｏ）ビット線予定区域（１２）に対する接触孔を作り
金属化（１５）を実施する、 が行われることを特徴とする特許請求の範囲第１１項乃
至第１４項の１つに記載の方法。 １６）総ての溝と接触孔が等方性乾式エッチング特に反
応性イオン・エッチングによつて作られることを特徴と
する特許請求の範囲第１１項乃至第１５項の１つに記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3604362.1 | 1986-02-12 | ||
| DE3604362 | 1986-02-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193275A true JPS62193275A (ja) | 1987-08-25 |
Family
ID=6293926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027988A Pending JPS62193275A (ja) | 1986-02-12 | 1987-02-09 | ３次元１トランジスタ・セル装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0234384A1 (ja) |
| JP (1) | JPS62193275A (ja) |
| KR (1) | KR870008390A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63244770A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
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| DE10128211C1 (de) | 2001-06-11 | 2002-07-11 | Infineon Technologies Ag | Speicher mit einer Speicherzelle, umfassend einen Auswahltransistor und einen Speicherkondensator sowie Verfahren zu seiner Herstellung |
Family Cites Families (3)
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| ATE41267T1 (de) * | 1984-04-25 | 1989-03-15 | Siemens Ag | Ein-transistor-speicherzelle fuer hochintegrierte dynamische halbleiterspeicher und verfahren zu ihrer herstellung. |
| DE3572422D1 (en) * | 1984-06-14 | 1989-09-21 | Ibm | Dynamic ram cell |
-
1987
- 1987-02-09 JP JP62027988A patent/JPS62193275A/ja active Pending
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- 1987-02-12 KR KR870001147A patent/KR870008390A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0234384A1 (de) | 1987-09-02 |
| KR870008390A (ko) | 1987-09-26 |
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