JP2825759B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP2825759B2
JP2825759B2 JP6124934A JP12493494A JP2825759B2 JP 2825759 B2 JP2825759 B2 JP 2825759B2 JP 6124934 A JP6124934 A JP 6124934A JP 12493494 A JP12493494 A JP 12493494A JP 2825759 B2 JP2825759 B2 JP 2825759B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のうち、
スタック型のメモリセルを有するＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリー）に関するものであ
る。
【０００２】
【従来の技術】高集積化がますます進む半導体記憶装置
の中にあって最も微細な加工が要求されるＤＲＡＭは、
十分な電荷蓄積容量を得るために、電荷蓄積電極を半導
体基板中に掘り下げて形成するトレンチ型メモリセルや
電荷蓄積電極を半導体基板上に三次元的に積み上げて形
成するスタック型メモリセルが採用されている。このう
ちスタック型セルにおいては、十分な電荷蓄積容量を得
るためには微細化が進めば進むほど電荷容量電極を高く
して行かざるを得ない。
【０００３】ところが、パターン形成のためのリソグラ
フィー技術においては、解像限界が微細になるほど焦点
深度が浅くなる。一般に解像限界は使用する光源の波長
に比例し且つ露光装置のレンズの開口数に逆比例するの
で、微細なパターンを形成するためには、使用する光源
の波長を短くするか又はレンズの開口数を大きくする必
要がある。
【０００４】しかしながら、一方、焦点深度は光源の波
長に比例し且つレンズの開口数の２乗に反比例するた
め、解像限界を小さくすればするほど焦点深度が浅くな
る。従って微細なパターンを形成するためには半導体基
板の段差をできるだけ小さく押さえる必要がある。
【０００５】以下、図面を参照しながら、前述した従来
のスタック型のメモリセルを有するＤＲＡＭの製造方法
について説明する。
【０００６】図１６及び図１７は従来のスタック型メモ
リセルを用いたＤＲＡＭの製造方法の各工程を示す断面
図であり、同図において、５はワード線となるゲート電
極、６はビット線、７は電荷蓄積電極である。
【０００７】まず、図１６に示すように、ｐ型の半導体
基板１上に、素子分離用絶縁膜２を形成した後、スイッ
チングトランジスタを構成するゲート絶縁膜４及びワー
ド線となるゲート電極５を形成する。次に、ゲート電極
５に隣接する一方のｎ型拡散層３にビット線６を接続し
た後、半導体基板１の上に全面に亘って絶縁膜２０を形
成する。次に、絶縁膜２０にｎ型拡散層３に至るコンタ
クトホール２０ａを形成した後、ゲート電極５に隣接す
る他方のｎ型拡散層３にＰドープトポリシリコンよりな
る電荷蓄積電極７を接続する。
【０００８】次に、図１７に示すように、電荷蓄積電極
７及び絶縁膜２０の上に、窒化珪素膜と酸化珪素膜との
多層膜よりなる容量絶縁膜８及びプレート電極９を順次
形成した後、プレート電極９の上に層間絶縁膜としての
ＢＰＳＧ膜１０を堆積する。その後、ＢＰＳＧ膜１０に
対して熱処理を施してリフローさせることにより、ＢＰ
ＳＧ膜１０の平坦化を行なう。
【０００９】しかしながら、半導体基板１におけるメモ
リセルアレイ領域４０と周辺回路領域３０との間の絶対
段差１５は、電荷蓄積電極７の高さとプレート電極９の
膜厚との合計寸法だけ存在する。例えば６４ＭＤＲＡＭ
において十分な電荷蓄積容量を得るためには、約３０ｆ
Ｆの蓄積容量が必要と考えられる。このためには１．５
μｍ2 のメモリセルアレイ面積の場合、ＳｉＯ2 膜に換
算して６ｎｍ相当の容量絶縁膜を用いたときには、電荷
蓄積電極７の高さとしては約８００ｎｍが必要である。
【００１０】
【発明が解決しようとする課題】しかしながら、前記従
来の構成において、プレート電極９として２００ｎｍの
膜厚のポリシリコン膜を使用した場合、メモリセルアレ
イ領域４０と周辺回路領域３０との間に電荷蓄積電極７
の高さとプレート電極９の膜厚との合計寸法に相当する
約１μｍの段差部３５が発生し、後工程の配線パターン
の形成が極めて困難となってしまうという問題点を有し
ている。すなわち、６４ＭＤＲＡＭにおいては０．３５
μｍという微細なパターン形成が要求されているが、フ
ォトリソグラフィー技術においては微細なパターンにな
ればなるほどその焦点深度が浅くなるため、大きな段差
部３５の上においては微細パターンの形成が困難になる
という問題がある。
【００１１】図１８は、絶縁膜２０及びＢＰＳＧ膜１０
にコンタクトホール１６を形成し、該コンタクトホール
１６にタングステン１７を充填する工程を示す断面図で
あって、ＢＰＳＧ膜１０の上に全面に亘ってタングステ
ン１７を堆積した（図中において、一点鎖線で示す）
後、該タングステン１７を全面エッチバックすることに
より、コンタクトホール１６の内部にのみタングステン
１７を残す工程を示している。
【００１２】タングステン１７はＢＰＳＧ膜１０に対し
て垂直な方向に堆積されるため、図１８から明らかなよ
うに、ＢＰＳＧ膜１０の平坦部におけるタングステン１
７の膜厚をｔ1 とし、メモリセルアレイ領域４０と周辺
回路領域３０との間に形成される段差部３５の最大傾斜
角（以下、フロー角と称する。）をθとすると、段差部
３５におけるタングステン１７の半導体基板１に垂直な
方向の膜厚ｔ2 はｔ1／ｃｏｓθで与えられる。段差部
３５におけるタングステン１７を除去するためには、膜
厚ｔ2 に相当する分だけタングステン１７をエッチバッ
クする必要があるので、フロー角θが大きくなればなる
ほど、コンタクトホール１６におけるタングステン１７
の掘り下がり量が大きくなる。このため、コンタクトの
信頼性が損なわれると言う問題がある。
【００１３】図１９は、ＢＰＳＧ膜１０の上に堆積した
例えばＡｌＳｉＣｕよりなる金属膜１８をパターン化す
るためのレジスト膜１９を示している。図１９に示すよ
うに、メモリセルアレイ領域４０の中央部におけるレジ
スト膜１９の膜厚Ｔ1 、メモリセルアレイ領域４０の端
部におけるレジスト膜１９の膜厚Ｔ2 、及びメモリセル
アレイ領域４０と周辺回路領域３０との間の段差部３５
におけるレジスト膜１９の膜厚Ｔ3 同士の間の膜厚差
は、フロー角θが大きくなればなるほど大きくなり、レ
ジスト膜１９をフォトリソグラフィによりパターン化す
る際の寸法バラツキが大きくなる。
【００１４】前記に鑑み、本発明は、電荷蓄積電極を高
く形成してもメモリセルアレイ領域と周辺回路領域との
段差部の絶対高さ及びフロー角を抑制することができ、
これにより、後の配線パターンの形成が容易になり、コ
ンタクトの信頼性が向上し、レジストパターン形成時に
おける寸法バラツキを抑制できるようにすることを目的
とする。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、半導体記憶装
置の製造方法を、半導体基板上のメモリセルアレイ領域
にワード線、ビット線及び電荷蓄積電極をそれぞれ形成
する第１の工程と、前記電荷蓄積電極の上に容量絶縁膜
を介してプレート電極を形成する第２の工程と、半導体
基板上のメモリセルアレイ領域及び周辺回路領域に熱流
動性を有する層間絶縁膜を形成する第３の工程と、前記
層間絶縁膜の上にメモリセルアレイ領域が開口したレジ
ストパターンを形成する第４の工程と、前記レジストパ
ターンをマスクとして前記層間絶縁膜に対してエッチン
グを行なうことにより前記層間絶縁膜におけるメモリセ
ルアレイ領域の上側部分を除去する第５の工程と、前記
レジストパターンを除去した後に前記層間絶縁膜を加熱
してリフローする第６の工程とを備えている構成とする
ものである。
【００１６】請求項２の発明は、請求項１の構成に、前
記第４の工程は、前記第５の工程において前記層間絶縁
膜における周辺回路領域の縁部にメモリセルアレイ領域
を囲む凸状部が残存するように前記レジストパターンを
形成する工程を含む構成を付加するものである。
【００１７】請求項３の発明は、請求項２の構成に、前
記第４の工程は、前記第５の工程においてメモリセルア
レイ領域との間に間隔をおいて前記凸状部が残存するよ
うに前記レジストパターンを形成する工程を含む構成を
付加するものである。
【００１８】請求項４の発明は、請求項１の構成に、前
記第４の工程は、前記第５の工程において前記層間絶縁
膜における周辺回路領域の縁部にメモリセルアレイ領域
を囲む凹状部が形成されるように前記レジストパターン
を形成する工程を含む構成を付加するものである。
【００１９】請求項５の発明は、請求項４の構成に、前
記第４の工程は、前記第５の工程においてメモリセルア
レイ領域との間に間隔をおいて前記凹状部が形成される
ように前記レジストパターンを形成する工程を含む構成
を付加するものである。
【００２０】請求項６の発明が講じた解決手段は、半導
体記憶装置の製造方法を、半導体基板上のメモリセルア
レイ領域にワード線、ビット線及び電荷蓄積電極をそれ
ぞれ形成する第１の工程と、前記電荷蓄積電極の上に容
量絶縁膜を介してプレート電極を形成する第２の工程
と、半導体基板上のメモリセルアレイ領域及び周辺回路
領域に周辺回路領域が開口したレジストパターンを形成
する第３の工程と、前記レジストパターンをマスクとし
て半導体基板上の周辺回路領域に段差緩和用の絶縁膜を
形成する第４の工程と、前記レジストパターンを除去し
た後に半導体基板上のメモリセルアレイ領域及び周辺回
路領域に熱流動性を有する層間絶縁膜を形成する第５の
工程と、前記層間絶縁膜を加熱してリフローする第６の
工程とを備えている構成とするものである。
【００２１】請求項７の発明は、請求項６の構成に、前
記第４の工程における段差緩和用の絶縁膜は半導体基板
上に液相成長法により形成されたＳｉＯ2 膜であるとい
う構成を付加するものである。
【００２２】請求項８の発明は、請求項６の構成に、前
記第３の工程は、前記第５の工程において形成する層間
絶縁膜における周辺回路領域の縁部にメモリセルアレイ
領域を囲む凹状部が形成されるように前記レジストパタ
ーンを形成する工程を含む構成を付加するものである。
【００２３】請求項９の発明が講じた解決手段は、半導
体記憶装置の製造方法を、半導体基板上のメモリセルア
レイ領域にワード線、ビット線及び電荷蓄積電極をそれ
ぞれ形成する第１の工程と、半導体基板上のメモリセル
アレイ領域及び周辺回路領域に容量絶縁膜となる絶縁膜
を形成した後に該絶縁膜の上にプレート電極となる導電
膜を形成する第２の工程と、前記導電膜の上に周辺回路
領域が開口したプレート電極形成用のレジストパターン
を形成する第３の工程と、前記レジストパターンをマス
クとして前記導電膜に対してエッチングを行なうことに
より前記導電膜よりなるプレート電極を形成する第４の
工程と、前記レジストパターンをマスクとして半導体基
板上の周辺回路領域に段差緩和用の絶縁膜を形成する第
５の工程と、前記レジストパターンを除去した後に半導
体基板上のメモリセルアレイ領域及び周辺回路領域に熱
流動性を有する層間絶縁膜を形成する第６の工程と、前
記層間絶縁膜を加熱してリフローする第７の工程とを備
えている構成とするものである。
【００２４】請求項１０の発明は、請求項９の構成に、
前記第５の工程における段差緩和用の絶縁膜は半導体基
板上に液相成長法により形成されたＳｉＯ2 膜であると
いう構成を付加するものである。
【００２５】請求項１１の発明は、請求項９の構成に、
前記第３の工程は、前記第５の工程において形成する層
間絶縁膜における周辺回路領域の縁部にメモリセルアレ
イ領域を囲む凹状部が形成されるように前記レジストパ
ターンを形成する工程を含む構成を付加するものであ
る。
【００２６】
【作用】請求項１の構成により、メモリセルアレイ領域
が開口したレジストパターンをマスクとして層間絶縁膜
に対してエッチングを行なって層間絶縁膜におけるメモ
リセルアレイ領域の上側部分を除去した後に層間絶縁膜
をリフローするため、層間絶縁膜におけるメモリセルア
レイ領域は周辺回路領域に比べてエッチングにより除去
された膜厚分だけ薄くなっているので、層間絶縁膜の段
差部の絶対段差及びフロー角は低減する。
【００２７】請求項２の構成により、層間絶縁膜におけ
る周辺回路領域の縁部にメモリセルアレイ領域を囲む凸
状部が残存するようにレジストパターンを形成するた
め、層間絶縁膜をリフローした際に、層間絶縁膜の凸状
部がメモリセルアレイ領域と周辺回路領域との間の段差
部及び周辺回路領域に流入するので、段差部の幅が大き
くなる。
【００２８】請求項３の構成により、層間絶縁膜の凸状
部とメモリセルアレイ領域との間に間隔がおかれている
ため、層間絶縁膜の凸状部がエッチングにより除去され
た領域に流入する事態を回避できる。
【００２９】請求項４の構成により、層間絶縁膜におけ
る周辺回路領域の縁部にメモリセルアレイ領域を囲む凹
状部が残存するようにレジストパターンを形成するた
め、層間絶縁膜の段差部が凹状部に流入し、これに伴っ
て層間絶縁膜におけるメモリセルアレイ領域の縁部も段
差部側に流入するので、段差部の幅が大きくなる。
【００３０】請求項５の構成により、層間絶縁膜の凹状
部とメモリセルアレイ領域との間に間隔がおかれている
ため、層間絶縁膜の段差部が流れる際に、段差部はメモ
リセルアレイ側に流れず周辺回路側に流れるので、段差
部の幅が大きくなる。
【００３１】請求項６の構成により、周辺回路領域が開
口したレジストパターンをマスクとして半導体基板上の
周辺回路領域に段差緩和用の絶縁膜を形成した後に半導
体基板上のメモリセルアレイ領域及び周辺回路領域に熱
流動性を有する層間絶縁膜を形成するため、半導体基板
の周辺回路領域は予め嵩上げされているので、層間絶縁
膜の段差部の絶対段差及びフロー角は低減する。
【００３２】請求項７の構成により、段差緩和用の絶縁
膜は半導体基板上に液相成長法により形成されたＳｉＯ
2 膜であるため、段差緩和用絶縁膜の形成が容易であ
る。
【００３３】請求項８の構成により、層間絶縁膜におけ
る周辺回路領域の縁部にメモリセルアレイ領域を囲む凹
状部が残存するようにレジストパターンを形成するた
め、請求項４の構成と同様、層間絶縁膜におけるメモリ
セルアレイ領域の縁部が段差部側に流入するので、段差
部の幅が大きくなる。
【００３４】請求項９の構成により、周辺回路領域が開
口したレジストパターンをマスクとして半導体基板上の
周辺回路領域に段差緩和用の絶縁膜を形成した後に半導
体基板上のメモリセルアレイ領域及び周辺回路領域に熱
流動性を有する層間絶縁膜を形成するため、請求項６の
構成と同様、半導体基板の周辺回路領域は予め嵩上げさ
れているので、層間絶縁膜の段差部の絶対段差及びフロ
ー角は低減する。この場合、段差緩和用絶縁膜を形成す
るためのレジストパターンとしてはプレート電極形成用
のレジストパターンを用いるため、段差緩和用絶縁膜の
ためのレジストパターンを形成する工程を省略できる。
【００３５】請求項１０の構成により、段差緩和用絶縁
膜は半導体基板上に液相成長法により形成されたＳｉＯ
2 膜であるため、段差緩和用絶縁膜の形成が容易であ
る。
【００３６】請求項１１の構成により、層間絶縁膜にお
ける周辺回路領域の縁部にメモリセルアレイ領域を囲む
凹状部が残存するようにレジストパターンを形成するた
め、請求項４の構成と同様、層間絶縁膜におけるメモリ
セルアレイ領域の縁部が段差部側に流入するので、段差
部の幅が大きくなる。
【００３７】
【実施例】以下、本発明の第１実施例について図面を参
照しながら説明する。
【００３８】図１〜図４は第１実施例に係る半導体記憶
装置の製造方法の各工程の断面図である。
【００３９】まず、図１に示すように、ｐ型の半導体基
板１上に公知の技術であるＬＯＣＯＳ法によって酸化珪
素膜よりなる素子分離用絶縁膜２を形成した後、半導体
基板上１のメモリセルアレイ領域４０に、ゲート酸化膜
４、ワード線となるゲート電極５及びｎ型拡散層３より
なるスイッチングトランジスタを形成する。次に、半導
体基板１上に前記スイッチングトランジスタの一方のｎ
型拡散層３に接続するビット線６を形成した後、前記ス
イッチングトランジスタ及びビット線６の上に絶縁膜２
０を形成する。次に、絶縁膜２０に前記スイッチングト
ランジスタを構成する他方のｎ型拡散層３に至るコンタ
クト孔２０ａを形成した後、ＣＶＤ法によってＩｎ−Ｓ
ｉｔｕ Ｐドープトポリシリコン（以下、ＤＰＳと称す
る。）よりなる電荷蓄積電極７を８００ｎｍの高さに形
成する。次に、Ｓｉ3 Ｎ4 とＳｉＯ2 とよりなる容量絶
縁膜８、膜厚２００ｎｍのＤＰＳよりなるプレート電極
９を順次形成した後、熱流動性を有する絶縁膜としての
ＢＰＳＧ膜１０を膜厚１８００ｎｍに堆積する。尚、Ｂ
ＰＳＧ膜１０の膜厚としては電荷蓄積電極７の高さとプ
レート電極９の膜厚との合計寸法以上が要求される。
【００４０】次に、８５０℃の窒素雰囲気において１５
分間の熱処理を施してＢＰＳＧ膜１０から水分を蒸発さ
せた後、ＢＰＳＧ膜１０の上にメモリセルアレイ領域４
０のみが開口したレジストパターン１１を形成する。こ
の場合、レジストパターン１１の形状としては、ＢＰＳ
Ｇ膜１０における周辺回路領域３０の縁部にメモリセル
アレイ領域４０を囲むような凸状部５０（図２を参照）
が残存するような形状に形成しておくことが好ましい。
【００４１】次に、図２に示すように、レジストパター
ン１１をマスクにしてメモリセルアレイ領域４０のＢＰ
ＳＧ膜１０を５００ｎｍの厚さ分だけエッチングすると
共に、ＢＰＳＧ膜１０に前述の凸状部５０を残存させ
る。その後、レジストパターン１１を除去する。
【００４２】次に、ＢＰＳＧ膜１０に対して９００℃の
窒素雰囲気において４０分間の熱処理を施してＢＰＳＧ
膜１０をリフローさせることにより、図３に示すように
ＢＰＳＧ膜１０を平坦化する。
【００４３】次に、図４に示すように、ＢＰＳＧ膜１０
に対して５００ｎｍの厚さ分だけ全面エッチバックを行
なって、プレート電極９の上に層間絶縁膜を形成する。
【００４４】前記の各工程により、メモリセルアレイ領
域４０と周辺回路領域３０との間の段差部３５の絶対段
差１５は約５００ｎｍとなり、後工程における配線パタ
ーンの形成を極めて容易に行える。この場合、電荷蓄積
電極７の高さとＢＰＳＧ膜１０におけるメモリセルアレ
イ領域４０のエッチング量とを変化させることにより、
所望寸法の絶対段差１５を実現することができる。
【００４５】また、凸状部５０を残存させた状態でＢＰ
ＳＧ膜をリフローするため、メモリセルアレイ領域４０
と周辺回路領域３０との段差部３５のフロー角を小さく
することができる。
【００４６】その後、公知の技術によりメタル配線を形
成してダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）を完成させる。
【００４７】尚、第１実施例においては、ＢＰＳＧ膜１
０の熱処理後に５００ｎｍの厚さ分だけエッチバックを
行なっているが、後のメタルコンタクト形成に支障のな
い範囲においてエッチバック量を設定することができ
る。また、ＢＰＳＧ膜１０の膜厚の設定によってはエッ
チバックは不要である。
【００４８】図５は前記第１実施例の変形例に係る半導
体記憶装置の製造方法の工程を示しており、図５に示す
ように、レジストパターン１１を、ＢＰＳＧ膜１０にお
ける周辺回路領域３０の縁部にメモリセルアレイ領域４
０を囲むような凹状部５１が残存するような形状に形成
しておく。このような形状のレジストパターン１１を用
いてＢＰＳＧ膜１０におけるメモリセルアレイ領域４０
をエッチングすると、ＢＰＳＧ膜１０の段差部３５が凹
状部５１に流入し、ＢＰＳＧ膜１０におけるメモリセル
アレイ領域４０の縁部が段差部３５側に流れるため、図
３に示すように、ＢＰＳＧ膜１０の段差部３５のフロー
角は小さくなる。
【００４９】図６は前記第１実施例において、メモリセ
ルアレイ領域４０の端部からレジストパターン１１まで
の距離ｘ（μｍ）とフロー角θ（度）との関係を示して
いる。図６から明らかなように、メモリセルアレイ領域
４０の端部からレジストパターンまでの距離が０．４５
μｍ〜１．３５μｍの範囲内にあれば、フロー角θが１
５度以下になる。尚、ＢＰＳＧ膜１０におけるメモリセ
ルアレイ領域４０に対してエッチングを行なうことな
く、ＢＰＳＧ膜１０に９００℃の窒素雰囲気において４
０分間の熱処理を施してＢＰＳＧ膜１０をリフローさせ
た場合には、フロー角θは２９．５度であった。
【００５０】以下、本発明の第２実施例について図面を
参照しながら説明する。
【００５１】図７〜図１１は、第２実施例に係る半導体
記憶装置の製造方法の各工程を示す断面図である。
【００５２】まず、図７に示すように、第１の実施例と
同様に、半導体基板１上のメモリセルアレイ領域４０
に、ワード線５、ビット線６、電荷蓄積電極７、容量絶
縁膜８及びプレート電極９を順次形成した後、プレート
電極９の上に周辺回路領域３０が開口したレジストパタ
ーン１１を形成する。
【００５３】次に、図８に示すように、絶縁膜２０の上
におけるレジストパターン１１が開口している領域つま
り周辺回路領域３０に、液相成長法により段差緩和用の
絶縁膜としてのＳｉＯ2 膜（以下、ＬＰＤ．ＳｉＯ2 と
称する。）１２を膜厚５００ｎｍに選択的に成長させ
る。尚、Ｋ．Ｋａｎｂａ等が１９９１年のＩＥＤＭ（Ｉ
ＥＤＭ Ｔｅｃｈ Ｄｉｇ．，ｐ．６３７，１９９１）
において示したように、ＬＰＤ．ＳｉＯ2 １２はレジス
トパターン１１をマスクにしてＳｉＯ2 よりなる絶縁膜
２０を選択的に成長させることにより形成できる。
【００５４】次に、図９に示すように、熱流動性を有す
る絶縁膜としてのＢＰＳＧ膜１０を膜厚１３００ｎｍに
堆積する。この場合、図８に示すように、レジストパタ
ーン１１を、プレート電極９の端部よりも少しだけ周辺
回路領域３０側に延びた形状にしておくことにより、図
９に示すように、ＢＰＳＧ膜１０における周辺回路領域
３０の縁部にメモリセルアレイ領域４０を囲む凹状部５
１が形成される。これにより、ＢＰＳＧ膜１０の段差部
３５が凹状部５１に充填されるため、第１実施例の変形
例と同様に、後工程において、ＢＰＳＧ膜１０をリフロ
ーしたときの段差部３５のフロー角が緩和される。
【００５５】次に、ＢＰＳＧ膜１０に対して９００℃の
温度の窒素雰囲気において４０分間の熱処理を施してリ
フローすることにより、図１０に示すように、ＢＰＳＧ
膜１０を平坦化する。
【００５６】次に、図１１に示すように、ＢＰＳＧ膜１
０に対して５００ｎｍの厚さ分だけ全面エッチバックを
行なって、プレート電極９の上に層間絶縁膜を形成す
る。
【００５７】前記の各工程により、メモリセルアレイ領
域４０と周辺回路領域３０との絶対段差１５は約５００
ｎｍとなり、後工程における配線パターンの形成を極め
て容易に行える。この場合、絶対段差１５はＳｉＯ2 膜
１２の膜厚によって調整可能であり、また、ＳｉＯ2 膜
１２の膜厚については、電荷蓄積電極７の高さとプレー
ト電極９の膜厚との合計寸法以内であれば適宜選択可能
であり、ＳｉＯ2 膜１２の表面がプレート電極９の表面
と面一になるようにしてもよい。その後、ＢＰＳＧ膜１
０に対して膜厚５００ｎｍ分だけ全面エッチバックを行
なうことにより、プレート電極９の上に層間絶縁膜を形
成する。
【００５８】以後、公知の技術によりメタル配線を形成
しダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を完成させる。
【００５９】尚、第２実施例においては、ＢＰＳＧ膜１
２に対する熱処理後に５００ｎｍ分のエッチバックを行
なっているが、後工程におけるメタルコンタクト形成に
支障のない範囲でエッチバック量を設定することができ
る。
【００６０】以下、本発明の第３実施例について図面を
参照しながら説明する。
【００６１】図１２〜図１５は本発明の第３実施例に係
る半導体記憶装置の製造方法の各工程を示す断面図であ
る。
【００６２】まず、図１２に示すように、第１実施例と
同様、半導体基板１上のメモリセルアレイ領域４０に、
ワード線５、ビット線６、電荷蓄積電極７及び容量絶縁
膜８を順次形成した後、プレート電極９（図１３を参
照）となるＤＰＳ１３を２００ｎｍの膜厚に成長させ
る。その後、ＤＰＳ１３の上に、プレート電極領域を規
定するレジストパターン１１を形成する。
【００６３】次に、図１３に示すように、レジストパタ
ーン１１をマスクにしてＤＰＳ１３に対してエッチング
を行なうことによりプレート電極９を形成した後、引き
続いてレジストパターン１１をマスクにして、絶縁膜２
０における周辺回路領域３０に、段差緩和用の絶縁膜と
してのＬＰＤ．ＳｉＯ2 膜１２を５００ｎｍの膜厚に選
択的に成長させる。
【００６４】次に、図１４に示すように、熱流動性を有
する絶縁膜としてのＢＰＳＧ膜１０を１３００ｎｍの膜
厚に堆積する。
【００６５】次に、図１５に示すように、ＢＰＳＧ膜１
０に対して９００℃の温度の窒素雰囲気において４０分
間の熱処理を施してリフローさせることにより、ＢＰＳ
Ｇ膜１０の平坦化を行なう。その後、ＢＰＳＧ膜１０に
対して５００ｎｍの厚さ分だけ全面エッチバックを行な
ってプレート電極９の上に層間絶縁膜を形成する。
【００６６】前記の各工程により、メモリセルアレイ領
域４０と周辺回路領域３０との間の段差部３５の絶対段
差１５は約５００ｎｍとなり、後工程における配線パタ
ーンの形成を極めて容易に行える。この場合、絶対段差
１５はＳｉＯ2 膜１２の膜厚によって調整可能であり、
また、ＳｉＯ2 膜１２の膜厚については、電荷蓄積電極
７の高さとプレート電極９の膜厚との合計寸法以内であ
れば適宜選択可能であり、ＳｉＯ2 膜１２の表面がプレ
ート電極９の表面と面一になるようにしてもよい。
【００６７】さらに、プレート電極９を形成するための
レジストパターン１１をＬＰＤ．ＳｉＯ2 を選択的に成
長させるマスクにも兼用するため、フォトリソ工程を増
加させることなくＢＰＳＧ膜１０の平坦化を実現でき
る。
【００６８】以後公知の技術でメタル配線を形成しダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を
完成させる。
【００６９】
【発明の効果】請求項１の発明に係る半導体記憶装置の
製造方法によると、メモリセルアレイ領域が開口したレ
ジストパターンをマスクとして層間絶縁膜に対してエッ
チングを行なって層間絶縁膜におけるメモリセルアレイ
領域の上側部分を除去した後に層間絶縁膜をリフローす
るため、層間絶縁膜におけるメモリセルアレイ領域は周
辺回路領域に比べてエッチングにより除去された膜厚分
だけ薄くなり、層間絶縁膜の段差部の絶対段差及びフロ
ー角が低減するので、スタック型のメモリセルを有する
ＤＲＡＭにおいて、後の配線パターンの形成が容易にな
り、コンタクトの信頼性が向上し、レジストパターン形
成時における寸法バラツキを抑制することができる。
【００７０】このため、従来は電荷蓄積電極が高くなる
のを防止するために複雑な構造のメモリセルアレイを採
用していたが、請求項１の発明によると、単純な構造で
且つ高い電荷蓄積電極を形成しても電荷蓄積容量を確保
できるため、複雑な構造のメモリセルアレイの形成に伴
う工程数の増加を招くことなく、微細な配線パターニン
グを有するスタック型のメモリセルを有するＤＲＡＭを
余裕度をもって製造することが可能になり、歩留りを大
きく向上させることができる。
【００７１】請求項２の発明に係る半導体記憶装置の製
造方法によると、層間絶縁膜における周辺回路領域の縁
部にメモリセルアレイ領域を囲む凸状部が残存するよう
にレジストパターンを形成するため、層間絶縁膜をリフ
ローした際に層間絶縁膜の凸状部がメモリセルアレイ領
域と周辺回路領域との間の段差部及び周辺回路領域に流
入し、段差部の幅が大きくなるので、フロー角がより小
さくなってコンタクトの信頼性が一層向上する。
【００７２】請求項３の発明に係る半導体記憶装置の製
造方法によると、層間絶縁膜の凸状部とメモリセルアレ
イ領域との間に間隔がおかれているため、凸状部がエッ
チングにより除去された領域に流入する事態を回避でき
るので、フロー角がより一層小さくなってコンタクトの
信頼性がより一層向上する。
【００７３】請求項４の発明に係る半導体記憶装置の製
造方法によると、層間絶縁膜における周辺回路領域の縁
部にメモリセルアレイ領域を囲む凹状部が残存するよう
にレジストパターンを形成するため、層間絶縁膜の段差
部が凹状部に流入し、これに伴って層間絶縁膜における
メモリセルアレイ領域の縁部も段差部側に流入し、段差
部の幅が大きくなるので、フロー角がより小さくなって
コンタクトの信頼性が一層向上する。
【００７４】請求項５の発明に係る半導体記憶装置の製
造方法によると、層間絶縁膜の凹状部とメモリセルアレ
イ領域との間に間隔がおかれているため、層間絶縁膜の
段差部が凹状部に流入する際に該段差部が周辺回路側に
流れ、段差部の幅が大きくなるので、フロー角がより一
層小さくなってコンタクトの信頼性がより一層向上す
る。
【００７５】請求項６の発明に係る半導体記憶装置の製
造方法によると、周辺回路領域が開口したレジストパタ
ーンをマスクとして半導体基板上の周辺回路領域に段差
緩和用の絶縁膜を形成した後に半導体基板上のメモリセ
ルアレイ領域及び周辺回路領域に熱流動性を有する層間
絶縁膜を形成するため、半導体基板の周辺回路領域は予
め嵩上げされており、層間絶縁膜の段差部の絶対段差及
びフロー角が低減するのでスタック型のメモリセルを有
するＤＲＡＭにおいて、後の配線パターンの形成が容易
になり、コンタクトの信頼性が向上し、レジストパター
ン形成時における寸法バラツキを抑制することができ
る。
【００７６】請求項７の発明に係る半導体記憶装置の製
造方法によると、段差緩和用の絶縁膜は半導体基板上に
液相成長法により形成されたＳｉＯ2 膜であるため、段
差緩和用絶縁膜の形成が容易である。
【００７７】請求項８の発明に係る半導体記憶装置の製
造方法によると、層間絶縁膜における周辺回路領域の縁
部にメモリセルアレイ領域を囲む凹状部が残存するよう
にレジストパターンを形成するため、請求項４の発明と
同様、層間絶縁膜におけるメモリセルアレイ領域の縁部
が段差部側に流入し、段差部の幅が大きくなるので、フ
ロー角がより小さくなってコンタクトの信頼性が一層向
上する。
【００７８】請求項９の発明に係る半導体記憶装置の製
造方法によると、周辺回路領域が開口したレジストパタ
ーンをマスクとして半導体基板上の周辺回路領域に段差
緩和用の絶縁膜を形成した後に半導体基板上のメモリセ
ルアレイ領域及び周辺回路領域に熱流動性を有する層間
絶縁膜を形成するため、請求項６の発明と同様、層間絶
縁膜の段差部の絶対段差及びフロー角が低減し、スタッ
ク型のメモリセルを有するＤＲＡＭにおいて、後の配線
パターンの形成が容易になり、コンタクトの信頼性が向
上し、レジストパターン形成時における寸法バラツキを
抑制することができる。さらに、段差緩和用絶縁膜を形
成するためのレジストパターンとしてプレート電極形成
用のレジストパターンを用いるため、段差緩和用絶縁膜
のためのレジストパターンを形成する工程を省略するこ
とができる。
【００７９】請求項１０の発明に係る半導体記憶装置の
製造方法によると、段差緩和用絶縁膜は半導体基板上に
液相成長法により形成されたＳｉＯ2 膜であるため、段
差緩和用絶縁膜の形成が容易である。
【００８０】請求項１１の発明に係る半導体記憶装置の
製造方法によると、層間絶縁膜における周辺回路領域の
縁部にメモリセルアレイ領域を囲む凹状部が残存するよ
うにレジストパターンを形成するため、請求項４の発明
と同様、層間絶縁膜におけるメモリセルアレイ領域の縁
部が段差部側に流入し、段差部の幅が大きくなるので、
フロー角がより小さくなってコンタクトの信頼性が一層
向上する。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図２】本発明の第１実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図３】本発明の第１実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図４】本発明の第１実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図５】本発明の第１実施例の変形例に係る半導体記憶
装置の製造方法の一工程を示す断面図である。
【図６】本発明の第１実施例に係る半導体記憶装置の製
造方法においてメモリセルアレイ領域の端部からレジス
トパターンまでの距離とフロー角との関係を示す図であ
る。
【図７】本発明の第２実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図８】本発明の第２実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図９】本発明の第２実施例に係る半導体記憶装置の製
造方法の一工程を示す断面図である。
【図１０】本発明の第２実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１１】本発明の第２実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１２】本発明の第３実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１３】本発明の第３実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１４】本発明の第３実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１５】本発明の第３実施例に係る半導体記憶装置の
製造方法の一工程を示す断面図である。
【図１６】従来の半導体記憶装置の製造方法の一工程を
示す断面図である。
【図１７】従来の半導体記憶装置の製造方法の一工程を
示す断面図である。
【図１８】従来の半導体記憶装置の製造方法の問題点を
説明する断面図である。
【図１９】従来の半導体記憶装置の製造方法の問題点を
説明する断面図である。
【符号の説明】
１ 半導体基板 ５ ゲート電極（ワード線） ６ ビット線 ７ 電荷蓄積電極 ８ 容量絶縁膜 ９ プレート電極 １０ ＢＰＳＧ膜（層間絶縁膜） １１ レジストパターン １２ ＬＰＤ．ＳｉＯ2 １５ 絶対段差 ３０ 周辺回路領域 ３５ 段差部 ４０ メモリセルアレイ領域 ５０ 凸状部 ５１ 凹状部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海本 博之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−338673（ＪＰ，Ａ) 特開 平５−299599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上のメモリセルアレイ領域に
    ワード線、ビット線及び電荷蓄積電極をそれぞれ形成す
    る第１の工程と、 前記電荷蓄積電極の上に容量絶縁膜を介してプレート電
    極を形成する第２の工程と、 半導体基板上のメモリセルアレイ領域及び周辺回路領域
    に熱流動性を有する層間絶縁膜を形成する第３の工程
    と、前記 層間絶縁膜の上にメモリセルアレイ領域が開口した
    レジストパターンを形成する第４の工程と、 前記レジストパターンをマスクとして前記層間絶縁膜に
    対して、前記層間絶縁膜におけるメモリセルアレイ領域
    が前記層間絶縁膜における周辺回路領域よりも高くなる
    段差部が形成されるようにエッチングを行なうことによ
    り、前記層間絶縁膜におけるメモリセルアレイ領域の上
    側部分を除去する第５の工程と、 前記レジストパターンを除去した後、メモリセルアレイ
    領域の上側部分が除去された前記層間絶縁膜を加熱して
    リフローする第６の工程とを備えていることを特徴とす
    る半導体記憶装置の製造方法。
  2. 【請求項２】 前記第４の工程は、前記第５の工程にお
    いて前記層間絶縁膜における周辺回路領域の縁部にメモ
    リセルアレイ領域を囲む凸状部が残存するように前記レ
    ジストパターンを形成する工程を含むことを特徴とする
    請求項１に記載の半導体記憶装置の製造方法。
  3. 【請求項３】 前記第４の工程は、前記第５の工程にお
    いてメモリセルアレイ領域との間に間隔をおいて前記凸
    状部が残存するように前記レジストパターンを形成する
    工程を含むことを特徴とする請求項２に記載の半導体記
    憶装置の製造方法。
  4. 【請求項４】 前記第４の工程は、前記第５の工程にお
    いて前記層間絶縁膜における周辺回路領域の縁部にメモ
    リセルアレイ領域を囲む凹状部が形成されるように前記
    レジストパターンを形成する工程を含むことを特徴とす
    る請求項１に記載の半導体記憶装置の製造方法。
  5. 【請求項５】 前記第４の工程は、前記第５の工程にお
    いてメモリセルアレイ領域との間に間隔をおいて前記凹
    状部が形成されるように前記レジストパターンを形成す
    る工程を含むことを特徴とする請求項４に記載の半導体
    記憶装置の製造方法。
  6. 【請求項６】 半導体基板上のメモリセルアレイ領域に
    ワード線、ビット線及び電荷蓄積電極をそれぞれ形成す
    る第１の工程と、 前記電荷蓄積電極の上に容量絶縁膜を介してプレート電
    極を形成する第２の工程と、 半導体基板上のメモリセルアレイ領域及び周辺回路領域
    に周辺回路領域が開口したレジストパターンを形成する
    第３の工程と、 前記レジストパターンをマスクとして半導体基板上の周
    辺回路領域に段差緩和用の絶縁膜を形成する第４の工程
    と、 前記レジストパターンを除去した後、半導体基板上のメ
    モリセルアレイ領域及び周辺回路領域に熱流動性を有す
    る層間絶縁膜を形成する第５の工程と、 前記層間絶縁膜を加熱してリフローする第６の工程とを
    備えていることを特徴とする半導体記憶装置の製造方
    法。
  7. 【請求項７】 前記第４の工程における段差緩和用の絶
    縁膜は半導体基板上に液相成長法により形成されたＳｉ
    Ｏ2 膜であることを特徴とする請求項６に記載の半導体
    記憶装置の製造方法。
  8. 【請求項８】 前記第３の工程は、前記第５の工程にお
    いて形成する層間絶縁膜における周辺回路領域の縁部に
    メモリセルアレイ領域を囲む凹状部が形成されるように
    前記レジストパターンを形成する工程を含むことを特徴
    とする請求項６に記載の半導体記憶装置の製造方法。
  9. 【請求項９】 半導体基板上のメモリセルアレイ領域に
    ワード線、ビット線及び電荷蓄積電極をそれぞれ形成す
    る第１の工程と、 半導体基板上のメモリセルアレイ領域及び周辺回路領域
    に容量絶縁膜となる絶縁膜を形成した後、該絶縁膜の上
    にプレート電極となる導電膜を形成する第２の工程と、 前記導電膜の上に周辺回路領域が開口したプレート電極
    形成用のレジストパターンを形成する第３の工程と、 前記レジストパターンをマスクとして前記導電膜に対し
    てエッチングを行なうことにより前記導電膜よりなるプ
    レート電極を形成する第４の工程と、 前記レジストパターンをマスクとして半導体基板上の周
    辺回路領域に段差緩和用の絶縁膜を形成する第５の工程
    と、 前記レジストパターンを除去した後、半導体基板上のメ
    モリセルアレイ領域及び周辺回路領域に熱流動性を有す
    る層間絶縁膜を形成する第６の工程と、 前記層間絶縁膜を加熱してリフローする第７の工程とを
    備えていることを特徴とする半導体記憶装置の製造方
    法。
  10. 【請求項１０】 前記第５の工程における段差緩和用の
    絶縁膜は半導体基板上に液相成長法により形成されたＳ
    ｉＯ2 膜であることを特徴とする請求項９に記載の半導
    体記憶装置の製造方法。
  11. 【請求項１１】 前記第３の工程は、前記第５の工程に
    おいて形成する層間絶縁膜における周辺回路領域の縁部
    にメモリセルアレイ領域を囲む凹状部が形成されるよう
    に前記レジストパターンを形成する工程を含むことを特
    徴とする請求項９に記載の半導体記憶装置の製造方法。
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