JP2786591B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置のうち、
ビット線上に電荷蓄積電極を有するスタック型のＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリー）に
関するものである。

【０００２】

【従来の技術】高集積化がますます進む半導体記憶装置
の中にあって最も微細な加工が要求されるＤＲＡＭは、
十分な電荷蓄積容量を得るために、電荷蓄積電極を半導
体基板中に掘り下げて形成するトレンチ型セルや電荷蓄
積電極を半導体基板上に三次元的に積み上げて形成する
スタック型セルが採用されている。このうちスタック型
セルにおいては、十分な電荷蓄積容量を確保するために
は微細化が進めば進むほど電荷蓄積電極部分を高くして
行かざるを得ない。

【０００３】ところが、パターン形成のためのリソグラ
フィー技術においては、解像限界が微細になるほど焦点
深度が浅くなる。一般に解像限界は使用する光源の波長
に比例し且つ露光装置のレンズの開口数に反比例するの
で、微細なパターンを形成するためには、使用する光源
の波長を短くするか又はレンズの開口数を大きくする必
要がある。

【０００４】しかしながら、一方では焦点深度は光源の
波長に比例しレンズの開口数の２乗に反比例するため、
解像限界を小さくすればするほど焦点深度が浅くなる。
従って微細なパターンを形成するためには半導体基板の
段差をできるだけ小さく抑える必要がある。

【０００５】以下、図面を参照しながら、前述した従来
のスタック型セルを用いたＤＲＡＭの製造方法について
説明する。

【０００６】図１２〜図１５は従来のスタック型メモリ
セルを用いたＤＲＡＭの製造方法の製造工程を示す断面
図であり、同図において５はワード線となるゲート電
極、９はビット線、１４は電荷蓄積電極である。

【０００７】まず、図１２に示すように、ｐ型半導体基
板１上に、素子分離用絶縁膜２を形成した後、スイッチ
ングトランジスタを構成するゲート絶縁膜４、ワード線
としてのゲート電極５、ゲート上絶縁膜６及び側壁絶縁
膜７をそれぞれ形成する。その後、ゲート電極５に隣接
する一方のｎ型拡散層３ａにビット線９を形成した後、
絶縁膜としての第１のＢＰＳＧ膜１８を堆積し、該第１
のＢＰＳＧ膜１８をアニールによりフローして平坦化す
る。次に、他方のｎ型拡散層３ｂの上の第１のＢＰＳＧ
膜１８に、後述する電荷蓄積電極用開口部１３（図１３
を参照）を形成するためのレジストパターン１２を堆積
する。

【０００８】次に、図１３に示すように、レジストパタ
ーン１２をエッチングマスクとして第１のＢＰＳＧ膜１
８に電荷蓄積電極用開口部１３を形成した後、該電荷蓄
積用開口部１３に電荷蓄積電極１４を堆積する。

【０００９】次に、図１４に示すように、メモリセルア
レイ領域４０に、窒化硅素膜と酸化珪素膜との多層膜よ
りなる容量絶縁膜１５を形成した後、該容量絶縁膜１５
の上にプレート電極１６を形成する。

【００１０】次に、図１５に示すように、層間絶縁膜と
しての第２のＢＰＳＧ膜１９を堆積した後、該第２のＢ
ＰＳＧ膜１９をアニールによりフローして平坦化するこ
とにより、第２のＢＰＳＧ膜１９におけるメモリセルア
レイ領域４０と周辺回路領域３０との間の段差領域５０
の最大傾斜角を低減させる。

【００１１】例えば、６４ＫＤＲＡＭにおいて、十分な
蓄積電極を得るためには約３０ｆＦの蓄積容量が必要と
考えられる。そのためには、１．５μｍ² のメモリセル
面積を有し且つＳｉＯ₂ 膜に換算して６ｎｍに相当する
膜厚の容量絶縁膜を用いた場合、電荷蓄積電極１４の高
さとしては約８００ｎｍが必要である。

【００１２】

【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、プレート電極１６として膜厚２００ｎｍ
の多結晶シリコン膜を使用した場合、メモリセルアレイ
領域４０と周辺回路領域３０との間に、電荷蓄積電極１
４の高さ：８００ｎｍとプレート電極１６の膜厚：２０
０ｎｍとの合計である約１μｍの段差が発生するので、
第２のＢＰＳＧ膜１９のリフローのみでは段差領域５０
における段差の緩和が十分ではない。

【００１３】このため、その後に行わなければならない
配線パターンの形成が極めて困難になってしまうという
問題点を有していた。すなわち、６４ＭＤＲＡＭでは
０．３５μｍという微細なパターン形成が要求されてい
るが、フォトリソグラフィー技術においては微細なパタ
ーンになるほどその焦点深度が浅くなるので、大きな段
差の上に微細パターンを形成することが困難になるとい
うわけである。

【００１４】また、電荷蓄積電極１４をビット線９の上
に形成する構成では、電荷蓄積電極用開口部１３をビッ
ト線９同士の間で且つゲート電極５（ワード線）同士の
間の微小な領域に形成しなければならないので、フォト
リソグラフィ工程において高精度のマスク合わせ精度と
微細なパターン形成技術とが要求される。

【００１５】本発明は、前記問題点に鑑み、電荷蓄積電
極を高く形成してもメモリセルアレイ領域と周辺回路領
域との間の段差領域の段差高さ及び最大傾斜角を抑制す
ることができ、これにより、後の配線パターンの形成が
容易になると共にビット線の上側に前記段差領域を緩和
するための平坦化された絶縁膜を形成する工程が不要に
なる半導体記憶装置の製造方法を提供することを目的と
する。

【００１６】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、半導体基板上
に、一対の不純物拡散領域とワード線につながるゲート
電極とを有するスイッチングトランジスタ、ビット線及
び電荷蓄積電極を有する半導体記憶装置の製造方法を対
象とし、半導体基板上に上面にワード線上絶縁膜を有す
るワード線を形成するワード線形成工程と、半導体基板
上に該半導体基板と逆導電型の一対の不純物拡散領域を
形成する不純物拡散工程と、前記ワード線の側面に側壁
絶縁膜を形成する側壁絶縁膜形成工程と、半導体基板上
に全面に亘って第１の絶縁膜を堆積する第１絶縁膜堆積
工程と、前記第１の絶縁膜に前記一対の不純物拡散領域
のうちの一方の不純物拡散領域とビット線との接触を得
るためのビット線用開口部を形成するビット線用開口部
形成工程と、前記ビット線用開口部を介して上面にビッ
ト線上絶縁膜を有するビット線を形成するビット線形成
工程と、半導体基板上に全面に亘って第２の絶縁膜を堆
積する第２絶縁膜堆積工程と、前記第１の絶縁膜、ビッ
ト線上絶縁膜及び第２の絶縁膜のうち少なくとも電荷蓄
積電極を形成する領域に存在する絶縁膜を所定の厚さだ
け除去することにより、前記第１の絶縁膜及び第２の絶
縁膜に前記一対の不純物拡散領域のうちの他方の不純物
拡散領域と電荷蓄積電極との接触を得るための電荷蓄積
電極用開口部を形成する電荷蓄積電極用開口部形成工程
と、前記電荷蓄積電極用開口部を介して電荷蓄積電極を
形成する電荷蓄積電極形成工程とを備えている構成とす
るものである。

【００１７】請求項２の発明は、請求項１の構成に、前
記少なくとも電荷蓄積電極を形成する領域は、前記ワー
ド線、ビット線及び電荷蓄積電極が形成される領域であ
るメモリセルアレイ領域の全域であるという構成を付加
するものである。

【００１８】請求項３の発明は、請求項１又は２の構成
に、前記第２絶縁膜堆積工程は、前記第２の絶縁膜のワ
ード線側壁部のうち前記電荷蓄積電極用開口部が形成さ
れる領域に位置するもの同士の間には空間が形成される
一方、前記第２の絶縁膜のワード線側壁部のうち前記ビ
ット線に覆われておらず且つ前記電荷蓄積電極用開口部
が形成されない領域に位置するもの同士の間には空間が
形成されないように前記第２の絶縁膜を堆積する工程で
あるという構成を付加するものである。

【００１９】請求項４の発明は、請求項１又は２の構成
に、前記第２絶縁膜堆積工程は、前記ワード線のうち前
記電荷蓄積電極用開口部が形成される領域に位置するも
の同士の間隔：Ｓ１と、前記ワード線のうち前記ビット
線に覆われておらず且つ前記電荷蓄積電極用開口部が形
成されない領域に位置するもの同士の間隔：Ｓ２と、前
記側壁絶縁膜の膜厚：ｔ１と、前記第１の絶縁膜の膜
厚：ｔ２と、前記第２の絶縁膜の膜厚：ｔ３との間に、
Ｓ２＜２（ｔ１＋ｔ２＋ｔ３）＜Ｓ１の関係が成り立つ
ように前記第２の絶縁膜を堆積する工程であるという構
成を付加するものである。

【００２０】請求項５の発明は、前記ワード線形成工程
よりも前に、半導体基板の表面部のうち、前記ワード
線、ビット線及び電荷蓄積電極が形成される領域である
メモリセルアレイ領域に存在する部分を予め掘り下げて
おく基板掘り下げ工程をさらに備えているものである。

【００２１】請求項６の発明は、半導体基板上に、一対
の不純物拡散領域とワード線につながるゲート電極とを
有するスイッチングトランジスタ、ビット線及び電荷蓄
積電極を有する半導体記憶装置の製造方法を対象とし、
半導体基板上に上面にワード線上絶縁膜を有するワード
線を形成するワード線形成工程と、半導体基板上に該半
導体基板と逆導電型の一対の不純物拡散領域を形成する
不純物拡散工程と、前記ワード線の側面に側壁絶縁膜を
形成する側壁絶縁膜形成工程と、半導体基板上に全面に
亘って第１の絶縁膜を堆積する第１絶縁膜堆積工程と、
前記第１の絶縁膜に、前記一対の不純物拡散領域のうち
の一方の不純物拡散領域とビット線との接触を得るため
のビット線用開口部を形成するビット線用開口部形成工
程と、前記ビット線用開口部を介して上面にビット線上
絶縁膜を有するビット線を形成するビット線形成工程
と、半導体基板上に全面に亘って第２の絶縁膜を、前記
ワード線のうち前記電荷蓄積電極用開口部が形成される
領域に位置するもの同士の間隔：Ｓ１と、前記ワード線
のうち前記ビット線に覆われておらず且つ前記電荷蓄積
電極用開口部が形成されない領域に位置するもの同士の
間隔：Ｓ２と、前記側壁絶縁膜の膜厚：ｔ１と、前記第
１の絶縁膜の膜厚：ｔ２と、前記第２の絶縁膜の膜厚：
ｔ３との間に、Ｓ２＜２（ｔ１＋ｔ２＋ｔ３）＜Ｓ１の
関係が成り立つように堆積する第２絶縁膜堆積工程と、
前記第１の絶縁膜、ビット線上絶縁膜及び第２の絶縁膜
のうち前記ワード線、ビット線及び電荷蓄積電極が形成
される領域であるメモリセルアレイ領域に存在する絶縁
膜を所定の厚さだけ除去することにより、前記第１の絶
縁膜及び第２の絶縁膜に前記一対の不純物拡散領域のう
ちの他方の不純物拡散領域と電荷蓄積電極との接触を得
るための電荷蓄積電極用開口部を形成する電荷蓄積電極
用開口部形成工程と、前記電荷蓄積電極用開口部を介し
て電荷蓄積電極を形成する電荷蓄積電極堆積工程とを備
えている構成とするものである。

【００２２】

【００２３】

【作用】請求項１の構成により、第１の絶縁膜、ビット
線上絶縁膜及び第２の絶縁膜のうち少なくとも電荷蓄積
電極を形成する領域に存在する絶縁膜を所定の厚さだけ
除去することにより、第１の絶縁膜及び第２の絶縁膜に
半導体基板上の不純物拡散領域と電荷蓄積電極との接触
を得るための電荷蓄積電極用開口部を形成するため、少
なくとも電荷蓄積電極を形成する領域においては、絶縁
膜は少なくとも前記所定の厚さ分だけ掘り下げられてい
る。このため、電荷蓄積電極が形成されることにより発
生する電荷蓄積電極形成領域とその周辺領域との間の段
差は、前記所定の厚さ分だけ緩和されていることにな
る。

【００２４】請求項２の構成により、前記少なくとも電
荷蓄積電極を形成する領域は、ワード線、ビット線及び
電荷蓄積電極が形成される領域であるメモリセルアレイ
領域の全域とするため、電荷蓄積電極が形成されること
により発生するメモリセルアレイ領域とその周辺回路領
域との間の段差は、前記所定の厚さ分だけ緩和されてい
ることになる。

【００２５】請求項３の構成により、第２の絶縁膜のワ
ード線側壁部のうち電荷蓄積電極用開口部が形成される
領域に位置するもの同士の間には空間が形成される一
方、第２の絶縁膜のワード線側壁部のうちビット線に覆
われておらず且つ電荷蓄積電極用開口部が形成されない
領域に位置するもの同士の間には空間が形成されないよ
うに第２の絶縁膜を堆積するため、第１の絶縁膜、ビッ
ト線上絶縁膜及び第２の絶縁膜を所定の厚さだけ除去す
ると、電荷蓄積電極が形成されない領域においてワード
線を露出させることなく、第１の絶縁膜及び第２の絶縁
膜に半導体基板と電荷蓄積電極との接触を得るための電
荷蓄積電極用開口部を確実に形成することができる。

【００２６】請求項４の構成により、ワード線のうち電
荷蓄積電極用開口部が形成される領域に位置するもの同
士の間隔：Ｓ１と、ワード線のうちビット線に覆われて
おらず且つ電荷蓄積電極用開口部が形成されない領域に
位置するもの同士の間隔：Ｓ２と、側壁絶縁膜の膜厚：
ｔ１と、第１の絶縁膜の膜厚：ｔ２と、第２の絶縁膜の
膜厚：ｔ３との間に、Ｓ２＜２（ｔ１＋ｔ２＋ｔ３）＜
Ｓ１の関係が成り立つように第２の絶縁膜を堆積するた
め、第１の絶縁膜、ビット線上絶縁膜及び第２の絶縁膜
を所定の厚さだけ除去すると、電荷蓄積電極が形成され
ない領域においてワード線を露出させることなく、第１
の絶縁膜及び第２の絶縁膜に半導体基板と電荷蓄積電極
との接触を得るための電荷蓄積電極用開口部を確実に形
成することができる。

【００２７】請求項５の構成により、ワード線形成工程
よりも前に、半導体基板の表面部のうちメモリセルアレ
イ領域に存在する部分を予め掘り下げておくため、電荷
蓄積電極が形成されることにより発生する電荷蓄積電極
形成領域とその周辺領域との間の段差は、絶縁膜を除去
する前記所定の厚さ分と半導体基板を掘り下げる掘り下
げ分との合計量が緩和されていることになる。

【００２８】請求項６の構成により、請求項１、請求項
２及び請求項４の発明の作用が同時に生じる。

【００２９】

【００３０】

【実施例】以下、本発明の実施例に係る半導体記憶装置
及びその製造方法について、図面を参照しながら説明す
る。

【００３１】（第１実施例）図９は本発明の第１実施例
に係る半導体記憶装置のメモリセルアレイの平面図、図
１〜図４は前記半導体記憶装置の製造方法の製造工程を
示す図９のＡ−Ａ線の断面図、図５〜図８は前記半導体
記憶装置の製造方法の製造工程を示す図９のＢ−Ｂ線の
断面図である。

【００３２】図９において、７はワード線となるゲート
電極５の側面に形成された側壁絶縁膜、８はビット線９
の下側に形成される第１の絶縁膜、１１はビット線９と
電荷蓄積電極１４（図２を参照）との間に形成される第
２の絶縁膜、１３は電荷蓄積電極形成用開口部１３を示
している。第１実施例においては、ゲート電極５のうち
電荷蓄積電極用開口部１３が形成される領域に位置する
もの同士の間隔：Ｓ１が０．６５μｍに、ゲート電極５
のうちビット線９に覆われておらず且つ電荷蓄積電極用
開口部１３が形成されない領域に位置するもの同士の間
隔：Ｓ２が０．４５μｍになるように、ゲート電極５が
設けられている。

【００３３】以下、図１〜図８に基づいて第１実施例に
係る半導体記憶装置の製造方法を説明する。

【００３４】まず、図１及び図５に示すように、ｐ型半
導体基板１上に公知の技術である、いわゆるＬＯＣＯＳ
法によって酸化珪素膜からなる素子分離用絶縁膜２を形
成した後、上面に膜厚：２８０ｎｍのＣＶＤ酸化珪素膜
（以下、ＨＴＯと称する。）からなるゲート上絶縁膜６
を有するゲート電極５をゲート絶縁膜４を介して形成す
る。その後、ｎ型拡散層３，３ａ，３ｂ、及び膜厚：ｔ
１＝１００ｎｍのＨＴＯからなるゲート電極５の側壁絶
縁膜７をそれぞれ形成した後、膜厚：ｔ２＝８０ｎｍの
ＨＴＯからなるビット線下の第１の絶縁膜８を全面に亘
って堆積する。その後、公知の技術である、いわゆる自
己整合的コンタクト形成方法によりｎ型拡散層３ａの上
の第１の絶縁膜８にビット線用開口部を形成し、該ビッ
ト線用開口部に、タングステンポリサイドからなり、上
面に膜厚：３５０ｎｍのＨＴＯからなるビット線上絶縁
膜１０を有するビット線９を形成する。

【００３５】次に、図１及び図６に示すように、ｐ型半
導体基板１の上に膜厚：ｔ３＝１００ｎｍのＨＴＯから
なる第２の絶縁膜１１を全面に亘って堆積する。これに
より、第２の絶縁膜１１のワード線側壁部のうち電荷蓄
積電極用開口部１３が形成される領域（図６においてＳ
１で示す領域）に位置するもの同士の間には空間が形成
される一方、第２の絶縁膜１１のワード線側壁部のうち
ビット線９に覆われておらず且つ電荷蓄積電極用開口部
１３が形成されない領域（図６においてＳ２で示す領
域）に位置するもの同士の間には空間が形成されない。
その後、図１に示すように、第２の絶縁膜１１の上に周
辺回路領域３０を覆うレジストパターン１２を形成す
る。

【００３６】次に、図２及び図７に示すように、レジス
トパターン１２をマスクにしてｎ型拡散層３ｂが露出す
るまでメモリセルアレイ領域４０の第１の絶縁膜８及び
第２の絶縁膜１１を所定の厚さつまり少なくとも第１の
絶縁膜８の膜厚と第２の絶縁膜１１の膜厚との合計厚さ
以上全面に亘ってエッチングすることにより電荷蓄積電
極用開口部１３を形成する。前述したように、第２の絶
縁膜１１のワード線側壁部のうちビット線９に覆われて
おらず且つ電荷蓄積電極用開口部１３が形成されない領
域（Ｓ２で示す領域）に位置するもの同士の間には空間
が形成されていないので、電荷蓄積電極用開口部１３を
開口するための前記エッチング工程を行なっても、図７
に示すようにｐ型半導体基板１が露出することはない。
その後、電荷蓄積電極用開口部１３に膜厚：８００ｎｍ
のＰドープトポリシリコン膜からなる電荷蓄積電極１４
を堆積する。

【００３７】前述した工程によって、図２に示すよう
に、メモリセルアレイ領域４０に位置するビット線上絶
縁膜１０は少なくとも第１の絶縁膜８の膜厚：ｔ１に相
当する厚さ以上掘り下げられており、メモリセルアレイ
領域４０と周辺回路領域３０との間の領域においては、
第１の絶縁膜８の膜厚：ｔ１と第２の絶縁膜１１の膜
厚：ｔ２と合計の膜厚に相当する高さの段差部２０が形
成されている。第１実施例においては段差部２０の高さ
は１８０ｎｍ以上であり、段差部２０の高さが電荷蓄積
電極１４により形成される段差の緩和量に相当する。従
って、８００ｎｍの高さの電荷蓄積電極１４を形成して
もその段差の高さは、従来の方法により６２０ｎｍ以下
の高さの電荷蓄積電極１４を形成したときの段差の高さ
と等しくなる。

【００３８】次に、図３及び図８に示すように、窒化珪
素膜及び酸化珪素膜よりなる、いわゆるＯＮＯ膜からな
る容量絶縁膜１５を形成した後、膜厚２００ｎｍのポリ
シリコン膜からなるプレート電極１６を形成する。

【００３９】次に、図４に示すように、膜厚８００ｎｍ
のＢＰＳＧ膜からなる第３の絶縁膜１７を堆積した後、
９００度の窒素雰囲気下で３０分のアニールを施して第
３の絶縁膜１７をリフローさせると、メモリセルアレイ
領域４０と周辺回路領域３０との間の段差領域５０にお
ける第３の絶縁膜１７の最大傾斜角を約３０度にするこ
とが可能となり、後の配線パターンを極めて容易に行な
うことができる。

【００４０】以上のように第１実施例によると、従来か
らの単純な構造のスタック型セルを高く形成しても、ビ
ット線９の上の絶縁膜におけるメモリセルアレイ領域４
０に存在する部分のみを除去することにより自己整合的
に電荷蓄積電極開口部１３を形成したため、メモリセル
アレイ領域４０と周辺回路領域３０の間の段差を効果的
に低減することができるので、後の微細な配線パターン
の形成を容易に行なうことが可能となる。

【００４１】（第２実施例）図１０は本発明の第２実施
例に係る半導体記憶装置の断面図である。

【００４２】第２実施例に係る半導体記憶装置は、図１
０に示すように、ｐ型半導体基板１におけるメモリセル
アレイ領域４０に、該ｐ型半導体基板１が２００ｎｍ掘
り下げられてなる掘り下げ部６０が形成されており、該
掘り下げ部６０が形成されたｐ型半導体基板１の上に、
前記第１実施例と同様にメモリセルアレイ領域３０及び
周辺回路領域４０がそれぞれ形成されている。尚、本第
２実施例におけるその他の構成については、第１実施例
と同様であるので、第１実施例と同様の符号を付すこと
により説明は省略する。

【００４３】本第２実施例によれば、第１実施例におい
て示した段差緩和効果に、さらに掘り下げ部６０による
２００ｎｍの段差緩和効果が加わって、メモリセルアレ
イ領域４０と周辺回路領域３０との間の段差を実質的に
約４００ｎｍ低減できるので、後の微細な配線パターン
の形成を一層容易に行なうことが可能となる。

【００４４】（第３実施例）図１１は本発明の第３実施
例に係る半導体記憶装置の断面図である。

【００４５】第１実施例においてはメモリセルアレイ領
域４０の全域に存在する絶縁膜をエッチングにより除去
して電荷蓄積電極用開口部１３を形成したのに対して、
第３実施例においては、図１１に示すように、メモリセ
ルアレイ領域４０のうち少なくとも電荷蓄積電極１４を
形成する領域に存在する絶縁膜のみをエッチングにより
除去して電荷蓄積電極用開口部１３を形成する。エッチ
ングにより掘り下げられた領域内に電荷蓄積電極１４を
形成する。尚、第３の実施例におけるその他の構成につ
いては、第１実施例と同様であるので、第１実施例と同
様の符号を付すことにより説明は省略する。

【００４６】第３実施例によると、第１実施例において
示した段差緩和効果と同様の効果が得られ、後の微細な
配線パターンの形成を容易に行なうことが可能になると
共に、電荷蓄積電極１４を形成しない領域のビット線上
絶縁膜１０を厚く残存させることができる。これによ
り、後に形成するプレート電極（図３を参照、図１１に
おいては図示していない。）とビット線９との間の静電
容量を低減し、読み出し時のＳ／Ｎ比を向上させること
ができる。

【００４７】

【発明の効果】以上説明したように、請求項１の発明に
係る半導体記憶装置の製造方法によると、第１の絶縁
膜、ビット線上絶縁膜及び第２の絶縁膜のうち少なくと
も電荷蓄積電極を形成する領域に存在する絶縁膜を所定
の厚さだけ除去することにより、第１の絶縁膜及び第２
の絶縁膜に一対の不純物拡散領域のうちの一方の不純物
拡散領域と電荷蓄積電極との接触を得るための電荷蓄積
電極用開口部を形成するため、少なくとも電荷蓄積電極
を形成する領域においては、絶縁膜は少なくとも前記所
定の厚さ分だけ掘り下げられているので、電荷蓄積電極
が形成されることにより発生する電荷蓄積電極形成領域
とその周辺領域との段差は、前記少なくとも所定の厚さ
分だけ緩和されていることになり、単純な構造の電荷蓄
積電極を高く形成しても電荷蓄積領域とその周辺領域と
の間の段差領域の段差高さ及び最大傾斜角を抑制するこ
とができる。

【００４８】このため、請求項１の発明によると、電荷
蓄積電極の容量を十分に確保しても、後の配線パターン
を容易に形成することができる。また、ビット線の上側
に電荷蓄積電極形成領域とその周辺領域との段差を緩和
するための平坦化された絶縁膜を形成する工程が不要に
なり、微細なトランジスタの浅い接合の形成及び素子分
離形成のプロセスにおける余裕度を増大させることがで
きるので、技術的及び経済的な効果は極めて大きい。

【００４９】請求項２の発明に係る半導体記憶装置の製
造方法によると、前記少なくとも電荷蓄積電極を形成す
る領域は、ワード線、ビット線及び電荷蓄積電極が形成
される領域であるメモリセルアレイ領域の全域とするた
め、電荷蓄積電極が形成されることにより発生するメモ
リセルアレイ領域とその周辺回路領域との間の段差は、
前記所定の厚さ分だけ緩和されていることになる。この
ため、請求項１の発明と比較して、絶縁膜を所定の厚さ
分だけ除去するためのレジストパターンの構造が簡単に
なる。

【００５０】請求項３又は４の発明に係る半導体記憶装
置の製造方法によると、第１の絶縁膜、ビット線上絶縁
膜及び第２の絶縁膜を所定の厚さだけ除去することによ
って、電荷蓄積電極が形成されない領域においてワード
線を露出させることなく、第１の絶縁膜及び第２の絶縁
膜に半導体基板と電荷蓄積電極との接触を得るための電
荷蓄積電極用開口部を確実に形成することができるの
で、ホトリソグラフィー工程により微細なパターンを形
成することなくセルフアライン方法により電荷蓄積電極
形成用開口部を設けることが可能になる。

【００５１】請求項５の発明に係る半導体記憶装置の製
造方法によると、半導体基板の表面部のうちメモリセル
アレイ領域に存在する部分を予め掘り下げておくため、
電荷蓄積電極が形成されることにより発生する電荷蓄積
電極形成領域とその周辺領域との間の段差は、絶縁膜を
除去する前記所定の厚さ分と半導体基板を掘り下げる掘
り下げ分との合計量が緩和されていることになるので、
電荷蓄積領域とその周辺領域との間の段差領域の段差高
さ及び最大傾斜角を一層抑制することが可能になる。

【００５２】請求項６の発明に係る半導体記憶装置の製
造方法によると、単純な構造の電荷蓄積電極を高く形成
しても、電荷蓄積領域とその周辺領域との間の段差領域
の段差高さ及び最大傾斜角を抑制することができると共
に電荷蓄積電極形成領域とその周辺領域との段差を緩和
するための層間絶縁膜の形成工程及びその平坦化工程が
不要になり、また、ホトリソグラフィー工程により微細
なパターンを形成することなくプロセス余裕度の大きな
電荷蓄積電極形成用開口部を設けることが可能になる。

【００５３】

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置の製
造方法の製造工程を示す図９におけるＡ−Ａ線の断面図
である。

【図２】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＡ−Ａ線の断面図であ
る。

【図３】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＡ−Ａ線の断面図であ
る。

【図４】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＡ−Ａ線の断面図であ
る。

【図５】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＢ−Ｂ線の断面図であ
る。

【図６】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＢ−Ｂ線の断面図であ
る。

【図７】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＢ−Ｂ線の断面図であ
る。

【図８】前記第１実施例に係る半導体記憶装置の製造方
法の製造工程を示す図９におけるＢ−Ｂ線の断面図であ
る。

【図９】前記第１実施例に係る半導体記憶装置のメモリ
セルアレイの平面図である。

【図１０】本発明の第２実施例に係る半導体記憶装置を
示す断面図である。

【図１１】本発明の第３実施例に係る半導体記憶装置の
製造方法の製造工程を示す図９におけるＡ−Ａ線の断面
図である。

【図１２】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１３】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１４】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１５】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【符号の説明】

１ ｐ型半導体基板 ５ ゲート電極（ワード線） ７ 側壁絶縁膜 ８ 第１の絶縁膜 ９ ビット線 １１ 第２の絶縁膜 １３ 電荷蓄積電極用開口部 １４ 電荷蓄積電極 ２０ 段差部 ３０ 周辺回路領域 ４０ メモリセルアレイ領域 ５０ 段差領域 ６０ 掘り下げ部

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、一対の不純物拡散領域
   とワード線につながるゲート電極とを有するスイッチン
   グトランジスタ、ビット線及び電荷蓄積電極を有する半
   導体記憶装置の製造方法であって、 半導体基板上に上面にワード線上絶縁膜を有するワード
   線を形成するワード線形成工程と、 半導体基板上に該半導体基板と逆導電型の一対の不純物
   拡散領域を形成する不純物拡散工程と、 前記ワード線の側面に側壁絶縁膜を形成する側壁絶縁膜
   形成工程と、 半導体基板上に全面に亘って第１の絶縁膜を堆積する第
   １絶縁膜堆積工程と、 前記第１の絶縁膜に、前記一対の不純物拡散領域のうち
   の一方の不純物拡散領域とビット線との接触を得るため
   のビット線用開口部を形成するビット線用開口部形成工
   程と、 前記ビット線用開口部を介して上面にビット線上絶縁膜
   を有するビット線を形成するビット線形成工程と、 半導体基板上に全面に亘って第２の絶縁膜を堆積する第
   ２絶縁膜堆積工程と、 前記第１の絶縁膜、ビット線上絶縁膜及び第２の絶縁膜
   のうち少なくとも電荷蓄積電極を形成する領域に存在す
   る絶縁膜を所定の厚さだけ除去することにより、前記第
   １の絶縁膜及び第２の絶縁膜に、前記一対の不純物拡散
   領域のうちの他方の不純物拡散領域と電荷蓄積電極との
   接触を得るための電荷蓄積電極用開口部を形成する電荷
   蓄積電極用開口部形成工程と、 前記電荷蓄積電極用開口部を介して電荷蓄積電極を形成
   する電荷蓄積電極形成工程とを備えていることを特徴と
   する半導体記憶装置の製造方法。
2. 【請求項２】 前記少なくとも電荷蓄積電極を形成する
   領域は、前記ワード線、ビット線及び電荷蓄積電極が形
   成される領域であるメモリセルアレイ領域の全域である
   ことを特徴とする請求項１に記載の半導体記憶装置の製
   造方法。
3. 【請求項３】 前記第２絶縁膜堆積工程は、前記第２の
   絶縁膜のワード線側壁部のうち前記電荷蓄積電極用開口
   部が形成される領域に位置するもの同士の間には空間が
   形成される一方、前記第２の絶縁膜のワード線側壁部の
   うち前記ビット線に覆われておらず且つ前記電荷蓄積電
   極用開口部が形成されない領域に位置するもの同士の間
   には空間が形成されないように前記第２の絶縁膜を堆積
   する工程であることを特徴とする請求項１又は２に記載
   の半導体記憶装置の製造方法。
4. 【請求項４】 前記第２絶縁膜堆積工程は、前記ワード
   線のうち前記電荷蓄積電極用開口部が形成される領域に
   位置するもの同士の間隔：Ｓ１と、前記ワード線のうち
   前記ビット線に覆われておらず且つ前記電荷蓄積電極用
   開口部が形成されない領域に位置するもの同士の間隔：
   Ｓ２と、前記側壁絶縁膜の膜厚：ｔ１と、前記第１の絶
   縁膜の膜厚：ｔ２と、前記第２の絶縁膜の膜厚：ｔ３と
   の間に、Ｓ２＜２（ｔ１＋ｔ２＋ｔ３）＜Ｓ１の関係が
   成り立つように前記第２の絶縁膜を堆積する工程である
   ことを特徴とする請求項１又は２に記載の半導体記憶装
   置の製造方法。
5. 【請求項５】 前記ワード線形成工程よりも前に、半導
   体基板の表面部のうち、前記ワード線、ビット線及び電
   荷蓄積電極が形成される領域であるメモリセルアレイ領
   域に存在する部分を予め掘り下げておく基板掘り下げ工
   程をさらに備えていることを特徴とする請求項１〜４の
   いずれか１項に記載の半導体記憶装置の製造方法。
6. 【請求項６】 半導体基板上に、一対の不純物拡散領域
   とワード線につながるゲート電極とを有するスイッチン
   グトランジスタ、ビット線及び電荷蓄積電極を有する半
   導体記憶装置の製造方法であって、 半導体基板上に上面にワード線上絶縁膜を有するワード
   線を形成するワード線形成工程と、 半導体基板上に該半導体基板と逆導電型の一対の不純物
   拡散領域を形成する不純物拡散工程と、 前記ワード線の側面に側壁絶縁膜を形成する側壁絶縁膜
   形成工程と、 半導体基板上に全面に亘って第１の絶縁膜を堆積する第
   １絶縁膜堆積工程と、 前記第１の絶縁膜に、前記一対の不純物拡散領域のうち
   の一方の不純物拡散領域とビット線との接触を得るため
   のビット線用開口部を形成するビット線用開口部形成工
   程と、 前記ビット線用開口部を介して上面にビット線上絶縁膜
   を有するビット線を形成するビット線形成工程と、 半導体基板上に全面に亘って第２の絶縁膜を、前記ワー
   ド線のうち前記電荷蓄積電極用開口部が形成される領域
   に位置するもの同士の間隔：Ｓ１と、前記ワード線のう
   ち前記ビット線に覆われておらず且つ前記電荷蓄積電極
   用開口部が形成されない領域に位置するもの同士の間
   隔：Ｓ２と、前記側壁絶縁膜の膜厚：ｔ１と、前記第１
   の絶縁膜の膜厚：ｔ２と、前記第２の絶縁膜の膜厚：ｔ
   ３との間に、Ｓ２＜２（ｔ１＋ｔ２＋ｔ３）＜Ｓ１の関
   係が成り立つように堆積する第２絶縁膜堆積工程と、 前記第１の絶縁膜、ビット線上絶縁膜及び第２の絶縁膜
   のうち、前記ワード線、ビット線及び電荷蓄積電極が形
   成される領域であるメモリセルアレイ領域に存在する絶
   縁膜を所定の厚さだけ除去することにより、前記第１の
   絶縁膜及び第２の絶縁膜に前記一対の不純物拡散領域の
   うちの他方の不純物拡散領域と電荷蓄積電極との接触を
   得るための電荷蓄積電極用開口部を形成する電荷蓄積電
   極用開口部形成工程と、 前記電荷蓄積電極用開口部を介して電荷蓄積電極を形成
   する電荷蓄積電極堆積工程とを備えていることを特徴と
   する半導体記憶装置の製造方法。