JP3079545B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に半導体記憶装置
のメモリセルアレイ領域のレイアレトの改良に関する。
のメモリセルアレイ領域のレイアレトの改良に関する。
従来の半導体記憶装置、特に１トランジスタ型ダイナ
ミックランダムアクセスメモリ（DRAM）に於いては、メ
モリセルのワード線を一方向に延在する多結晶シリコン
膜で構成することが行なわれている。このような構成に
するのは、メモリセルの形成が簡単であるという理由か
らであるが、近年、メモリセルを構成するスイッチング
用のMOS型トランジスタ部分での不具合が問題となって
きている。
ミックランダムアクセスメモリ（DRAM）に於いては、メ
モリセルのワード線を一方向に延在する多結晶シリコン
膜で構成することが行なわれている。このような構成に
するのは、メモリセルの形成が簡単であるという理由か
らであるが、近年、メモリセルを構成するスイッチング
用のMOS型トランジスタ部分での不具合が問題となって
きている。
すなわち、半導体記憶装置の高集積化によりスイッチ
ング用MOS型トランジスタのゲート酸化膜が薄膜化し、
このことによるゲート酸化膜の絶縁破壊が問題となって
きている。前記絶縁破壊の原因の一つとして、ゲート酸
化膜の薄膜化に伴い、ゲート酸化膜の絶縁耐圧が下がっ
ていることがあるが、これに加えて製造工程中の荷電粒
子の照射によりMOS型トラジスタのゲートを形成してい
る多結晶シリコン膜の帯電が考えられる。
ング用MOS型トランジスタのゲート酸化膜が薄膜化し、
このことによるゲート酸化膜の絶縁破壊が問題となって
きている。前記絶縁破壊の原因の一つとして、ゲート酸
化膜の薄膜化に伴い、ゲート酸化膜の絶縁耐圧が下がっ
ていることがあるが、これに加えて製造工程中の荷電粒
子の照射によりMOS型トラジスタのゲートを形成してい
る多結晶シリコン膜の帯電が考えられる。
たとえば、Ｎチャネルトランジスタのソース領域，ド
レイン領域形成のためのイオン注入工程を考える。トラ
ンジスタのゲートを形成する多結晶シリコン膜をパター
ニングした後、Ｎチャネルトランジスタにヒ素をイオン
注入することでソース領域，ドレイン領域を形成するの
だが、この時、シリコン膜にもヒ素のイオンが注入さ
れ、その結果多結晶シリコン膜が帯電するのである。し
かも、メモリセルの場合、ワード線を構成している多結
晶シリコン膜はメモリセルアレイ領域内を延在するよう
に設けられており、１本のワード線の総ゲート面積は４
メガビットDRAMでは1000〜2000μm2にも達し、メモリセ
ルアレイ領域の外側に設けられている一般の回路のトラ
ンジスタのゲート面積よりはるかに大きい。このため広
い面積にわたってヒ素のイオンが注入されるとともにそ
の結果生じた電界がゲート酸化膜のいちばん弱い部分に
かかって絶縁破壊が発生しやすくなっている。更に、メ
モリセルアレイ領域内に於いては、メモリセルの容量の
対極となる多結晶シリコン膜等の導体層が存在すること
により、構造が複雑になって形状的な原因によりゲート
酸化膜の絶縁破壊を起こりやすくしている。これには、
たとえば、部分的にゲート酸化膜のうすくなる部分がで
きることによる絶縁耐圧の劣化等が考えられる。
レイン領域形成のためのイオン注入工程を考える。トラ
ンジスタのゲートを形成する多結晶シリコン膜をパター
ニングした後、Ｎチャネルトランジスタにヒ素をイオン
注入することでソース領域，ドレイン領域を形成するの
だが、この時、シリコン膜にもヒ素のイオンが注入さ
れ、その結果多結晶シリコン膜が帯電するのである。し
かも、メモリセルの場合、ワード線を構成している多結
晶シリコン膜はメモリセルアレイ領域内を延在するよう
に設けられており、１本のワード線の総ゲート面積は４
メガビットDRAMでは1000〜2000μm2にも達し、メモリセ
ルアレイ領域の外側に設けられている一般の回路のトラ
ンジスタのゲート面積よりはるかに大きい。このため広
い面積にわたってヒ素のイオンが注入されるとともにそ
の結果生じた電界がゲート酸化膜のいちばん弱い部分に
かかって絶縁破壊が発生しやすくなっている。更に、メ
モリセルアレイ領域内に於いては、メモリセルの容量の
対極となる多結晶シリコン膜等の導体層が存在すること
により、構造が複雑になって形状的な原因によりゲート
酸化膜の絶縁破壊を起こりやすくしている。これには、
たとえば、部分的にゲート酸化膜のうすくなる部分がで
きることによる絶縁耐圧の劣化等が考えられる。
上述した構造工程中のワード線の帯電によるゲート酸
化膜の絶縁破壊を防ぐために、ワード線にたまった電荷
を半導体基板へ逃がすような経路を設けることが行なわ
れている。その形態を示したDRAMの平面図が第４図
（ａ）であり、メモリセルアレイ領域の外縁部を示して
いる。また第４図（ａ）のＣ−Ｃ線断面図が第４図
（ｂ）である。
化膜の絶縁破壊を防ぐために、ワード線にたまった電荷
を半導体基板へ逃がすような経路を設けることが行なわ
れている。その形態を示したDRAMの平面図が第４図
（ａ）であり、メモリセルアレイ領域の外縁部を示して
いる。また第４図（ａ）のＣ−Ｃ線断面図が第４図
（ｂ）である。
第４図（ａ）及び（ｂ）において、２−1,2−２はＰ
型半導体基板１の表面に設けられた第１のＮ型不純物拡
散領域であり、多結晶シリコン膜５との間でメモリセル
の容量を形成している。６はメモリセルアレイ領域内に
延在する多結晶シリコン膜でワード線を形成しており、
７はワード線６に直交するように設けられた多結晶シリ
コン膜でデータ線を形成している。そして、メモリセル
アレイ領域の外側に第２のＮ型不純物拡散領域３を設
け、ワード線６とコンタクト孔８により接続されてい
る。更にこの時第２のＮ型不純物拡散領域３とＰ型半導
体基板１との間のPN接合耐圧をワード線のゲート酸化膜
の絶縁耐圧より低くなるように設定しておく。
型半導体基板１の表面に設けられた第１のＮ型不純物拡
散領域であり、多結晶シリコン膜５との間でメモリセル
の容量を形成している。６はメモリセルアレイ領域内に
延在する多結晶シリコン膜でワード線を形成しており、
７はワード線６に直交するように設けられた多結晶シリ
コン膜でデータ線を形成している。そして、メモリセル
アレイ領域の外側に第２のＮ型不純物拡散領域３を設
け、ワード線６とコンタクト孔８により接続されてい
る。更にこの時第２のＮ型不純物拡散領域３とＰ型半導
体基板１との間のPN接合耐圧をワード線のゲート酸化膜
の絶縁耐圧より低くなるように設定しておく。
このような構造にすれば、製造工程中にワード線６に
たまった電荷は、ゲート酸化膜を破壊する以前に第２の
Ｎ型不純物拡散領域３を通ってＰ型半導体基板１へ逃げ
ていくため、ワード線の帯電を抑え、ゲート酸化膜の絶
縁破壊を防ぐことができる。しかし、この方法だとメモ
リセルアレイ領域の外側に第２のＮ型不純物拡散領域を
設けなければならないので、半導体記憶装置の集積化を
防げるという問題がある。
たまった電荷は、ゲート酸化膜を破壊する以前に第２の
Ｎ型不純物拡散領域３を通ってＰ型半導体基板１へ逃げ
ていくため、ワード線の帯電を抑え、ゲート酸化膜の絶
縁破壊を防ぐことができる。しかし、この方法だとメモ
リセルアレイ領域の外側に第２のＮ型不純物拡散領域を
設けなければならないので、半導体記憶装置の集積化を
防げるという問題がある。
本発明は前記問題点を解決することを目的としてなさ
れたもので、一導電型の半導体基板上に、前記半導体基
板とは反対導電型の第１の不純物拡散領域により形成さ
れたメモリセルを複数個、行列状に配列したメモリセル
アレイ領域を有し、前記メモリセルアレイ領域内に、一
方向に延在する複数のワード線と、前記ワード線に直交
する方向に延在する複数のデータ線とを設けた半導体記
憶装置に於いて、前記メモリセルアレイ領域の外側に、
前記メモリセルを形成する第１の不純物拡散領域と同一
導電型で且つ、前記第１の不純物拡散領域とほぼ同一の
形状をした第２の不純物拡散領域を前記第１の不純物拡
散領域に隣接するように設けるとともに、前記第２の不
純物拡散領域と前記ワード線とを接続したというもので
ある。
れたもので、一導電型の半導体基板上に、前記半導体基
板とは反対導電型の第１の不純物拡散領域により形成さ
れたメモリセルを複数個、行列状に配列したメモリセル
アレイ領域を有し、前記メモリセルアレイ領域内に、一
方向に延在する複数のワード線と、前記ワード線に直交
する方向に延在する複数のデータ線とを設けた半導体記
憶装置に於いて、前記メモリセルアレイ領域の外側に、
前記メモリセルを形成する第１の不純物拡散領域と同一
導電型で且つ、前記第１の不純物拡散領域とほぼ同一の
形状をした第２の不純物拡散領域を前記第１の不純物拡
散領域に隣接するように設けるとともに、前記第２の不
純物拡散領域と前記ワード線とを接続したというもので
ある。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例を示す平面図、
第１図（ｂ）は第１図（ａ）のＡ−Ａ線断面図である。
第１図（ｂ）は第１図（ａ）のＡ−Ａ線断面図である。
第４図に示した従来例との差は、メモリセルアレイ領
域の外側に、メモリセルを形成する第１のＮ型不純物拡
散領域とほぼ同一の形状をした第２のＮ型不純物拡散層
３−1a,3−1b,3−2a,3−2bが設けられていること、これ
らの第２のＮ型不純物拡散層がそれぞれ別々にワード線
に接続されていることにある。
域の外側に、メモリセルを形成する第１のＮ型不純物拡
散領域とほぼ同一の形状をした第２のＮ型不純物拡散層
３−1a,3−1b,3−2a,3−2bが設けられていること、これ
らの第２のＮ型不純物拡散層がそれぞれ別々にワード線
に接続されていることにある。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｄ）は本発明の第１の実施例の製造
方法を説明するための工程順断面図である。
方法を説明するための工程順断面図である。
まず、第２図（ａ）に示すように、シリコンからなる
Ｐ型半導体基板の表面を選択的に酸化して酸化シリコン
膜４（フィールド酸化膜）で素子形成領域21,22、ダミ
ー拡散層形成領域31a,31b,32a,32bを区画する。素子形
成領域21,22は同一形状を有しているが、位置をずらし
て互いに千鳥に配置されている。ダミー拡散層形成領域
31a,31bは素子形成領域21を２分割した形状を有し、ダ
ミー拡散層形成領域32a,32bは素子形成領域22を２分割
した形状を有している。
Ｐ型半導体基板の表面を選択的に酸化して酸化シリコン
膜４（フィールド酸化膜）で素子形成領域21,22、ダミ
ー拡散層形成領域31a,31b,32a,32bを区画する。素子形
成領域21,22は同一形状を有しているが、位置をずらし
て互いに千鳥に配置されている。ダミー拡散層形成領域
31a,31bは素子形成領域21を２分割した形状を有し、ダ
ミー拡散層形成領域32a,32bは素子形成領域22を２分割
した形状を有している。
次に、第２図（ｂ）に示すように、素子形成領域21,2
2の幅の狭い部分をフォトレジスト膜10で覆い、このフ
ォトレジスト膜10,酸化シリコン膜４をマスクとしてイ
オン注入を行ない、第１のＮ型不純物拡散層２−1,2−
２、第２のＮ型不純物拡散層３−1a,3−1b,3−2a,3−2b
を形成する。
2の幅の狭い部分をフォトレジスト膜10で覆い、このフ
ォトレジスト膜10,酸化シリコン膜４をマスクとしてイ
オン注入を行ない、第１のＮ型不純物拡散層２−1,2−
２、第２のＮ型不純物拡散層３−1a,3−1b,3−2a,3−2b
を形成する。
次に、第２図（ｃ）に示すように、フォトレジスト膜
を除去したのち、多結晶シリコン膜５を被着し、選択的
に除去してトランジスタ形成領域Ｍ及びコンタクト穴領
域Ｃを形成する。M,C部分のフィールド酸化膜以外の薄
い酸化シリコン膜を除去したのち酸化を行ないゲート酸
化膜を形成する。
を除去したのち、多結晶シリコン膜５を被着し、選択的
に除去してトランジスタ形成領域Ｍ及びコンタクト穴領
域Ｃを形成する。M,C部分のフィールド酸化膜以外の薄
い酸化シリコン膜を除去したのち酸化を行ないゲート酸
化膜を形成する。
次に、第２図（ｄ）に示すように、コンタクト穴領域
Ｃにコンタクト穴８を形成したのち、多結晶シリコン膜
６を被着し、パターニングを行ないワード線を形成し、
このワード線，酸化シリコン膜４をマスクにしてイオン
注入を行ないnMOSトランジスタのソース・ドレイン領域
を形成する。必要な熱処理を行ない、第１図に示すよう
に、層間絶縁膜を形成し、多結晶シリコン膜７を被着
し、パターニングしてデータ線を形成する。
Ｃにコンタクト穴８を形成したのち、多結晶シリコン膜
６を被着し、パターニングを行ないワード線を形成し、
このワード線，酸化シリコン膜４をマスクにしてイオン
注入を行ないnMOSトランジスタのソース・ドレイン領域
を形成する。必要な熱処理を行ない、第１図に示すよう
に、層間絶縁膜を形成し、多結晶シリコン膜７を被着
し、パターニングしてデータ線を形成する。
このnMOSトランジスタのソース・ドレイン領域形成時
のイオ注入工程において、ワード線が第２のＮ型不純物
拡散領域に接続されているので、ゲート酸化膜の破壊が
防止される。
のイオ注入工程において、ワード線が第２のＮ型不純物
拡散領域に接続されているので、ゲート酸化膜の破壊が
防止される。
元来、メモリセルアレイ領域の最外縁部には隣接パタ
ーンがないことにより、メモリセルアレイ領域の内部と
比較すると特異な状態となっており、この結果、でき上
がり寸法にバラツキが生じてくる。第１のＮ型不純物拡
散領域２−１の左側には更に同一のパターンがくり返え
されており、第１のＮ型不純物領域２−２がメモリセル
アレイ領域の本来の最外縁部のパターンである。この
時、第１のＮ型不純物領域２−２は隣接パターンが存在
しないことにより、たとえば素子分離のための酸化膜の
出来上りの厚さがメモリセル領域内部と異なる等の理由
からパターンの寸法が異ってくる。最外縁部のパターン
幅は、内側のパターン幅より小さくなる傾向があり、第
１のＮ型不純物拡散領域２−２により形成されたメモリ
セルの容量が小さくなり結果として半導体記憶装置の動
作マージンの悪化をもたらしてしまう。このようなパタ
ーンの出来上り寸法のバラツキを防ぐためには、メモリ
セルアレイ領域の最外縁部の外側に同一形状のダミーパ
ターンを設けなければならない。つまり、第１のＮ型不
純物拡散領域２−２をメモリセルアレイ領域の最外縁の
パターンとし、その外側に実際のメモリセルとしては機
能しないダミー・パターン（３−1a,3−1b,3−2a,3−2b
等）を配置するのである。
ーンがないことにより、メモリセルアレイ領域の内部と
比較すると特異な状態となっており、この結果、でき上
がり寸法にバラツキが生じてくる。第１のＮ型不純物拡
散領域２−１の左側には更に同一のパターンがくり返え
されており、第１のＮ型不純物領域２−２がメモリセル
アレイ領域の本来の最外縁部のパターンである。この
時、第１のＮ型不純物領域２−２は隣接パターンが存在
しないことにより、たとえば素子分離のための酸化膜の
出来上りの厚さがメモリセル領域内部と異なる等の理由
からパターンの寸法が異ってくる。最外縁部のパターン
幅は、内側のパターン幅より小さくなる傾向があり、第
１のＮ型不純物拡散領域２−２により形成されたメモリ
セルの容量が小さくなり結果として半導体記憶装置の動
作マージンの悪化をもたらしてしまう。このようなパタ
ーンの出来上り寸法のバラツキを防ぐためには、メモリ
セルアレイ領域の最外縁部の外側に同一形状のダミーパ
ターンを設けなければならない。つまり、第１のＮ型不
純物拡散領域２−２をメモリセルアレイ領域の最外縁の
パターンとし、その外側に実際のメモリセルとしては機
能しないダミー・パターン（３−1a,3−1b,3−2a,3−2b
等）を配置するのである。
本発明では、メモリセルの容量の均一性を確保するた
めのダミー・パターンを、ワード線にたまった電荷を逃
がすためのＮ型不純物領域として利用するので、ゲート
酸化膜の絶縁破壊防止のために更に余分のＮ型不純物領
域を設ける必要がない。いいかえると、必要最小限の集
積度の低下を許容することにより、メモリセルの容量の
均一化及びゲート絶縁膜の絶縁破壊の防止を同時に達成
することができる。
めのダミー・パターンを、ワード線にたまった電荷を逃
がすためのＮ型不純物領域として利用するので、ゲート
酸化膜の絶縁破壊防止のために更に余分のＮ型不純物領
域を設ける必要がない。いいかえると、必要最小限の集
積度の低下を許容することにより、メモリセルの容量の
均一化及びゲート絶縁膜の絶縁破壊の防止を同時に達成
することができる。
第３図は本発明の第２の実施例を示した平面図であ
り、第４図は第３図のＢ−Ｂ線断面図である。
り、第４図は第３図のＢ−Ｂ線断面図である。
近年、半導体記憶装置の大容量化，高集積化が進むに
従い、メモリセルアレイ領域内に延在するワート線は長
く、且つ細くなってその抵抗の増大による信号の遅延が
問題となっている。このため、最近では、前記ワード線
と平行に、アルミニウム等の低抵抗金属配線を設け、メ
モリセルアレイ領域内に於いて、所定の距離毎にワード
線と電気的に接続することで、ワード線の信号の遅延を
防いでいる。第３図はそのような半導体記憶装置のメモ
リセルアレイ領域内に設けられたワード線と低抵抗金属
配線（アルミニウム配線）との接続部を示した平面図で
ある。
従い、メモリセルアレイ領域内に延在するワート線は長
く、且つ細くなってその抵抗の増大による信号の遅延が
問題となっている。このため、最近では、前記ワード線
と平行に、アルミニウム等の低抵抗金属配線を設け、メ
モリセルアレイ領域内に於いて、所定の距離毎にワード
線と電気的に接続することで、ワード線の信号の遅延を
防いでいる。第３図はそのような半導体記憶装置のメモ
リセルアレイ領域内に設けられたワード線と低抵抗金属
配線（アルミニウム配線）との接続部を示した平面図で
ある。
第３図に於いてワード線６とアルミニウム配線10との
接続部下の半導体基板表面に第２のＮ型不純物領域を配
置したもので、そこでワード線6,アルミニウム配線，第
２のＮ型不純物領域の３者を接続している。そして、こ
の結果ワード線と低抵抗金属配線との接続部に存在して
いた第１のＮ型不純物領域２のパターンのすき間を第２
のＮ型不純物領域３のパターンが埋めることとなり、こ
の接続部に接していた第１のＮ型不純物領域２の出来上
り寸法のバラツキを抑えることができる。
接続部下の半導体基板表面に第２のＮ型不純物領域を配
置したもので、そこでワード線6,アルミニウム配線，第
２のＮ型不純物領域の３者を接続している。そして、こ
の結果ワード線と低抵抗金属配線との接続部に存在して
いた第１のＮ型不純物領域２のパターンのすき間を第２
のＮ型不純物領域３のパターンが埋めることとなり、こ
の接続部に接していた第１のＮ型不純物領域２の出来上
り寸法のバラツキを抑えることができる。
なお、本発明に関する以上の説明に於いて、メモリセ
ルの構造としてプレーナ型メモリセルを用いてきたが、
プレーナ型メモリセル以外の構造、たとえばトレンチ型
メモリセルやスタックト型メモリセルにより構成された
半導体記憶装置に関しても本発明を適用できることは明
らかである。
ルの構造としてプレーナ型メモリセルを用いてきたが、
プレーナ型メモリセル以外の構造、たとえばトレンチ型
メモリセルやスタックト型メモリセルにより構成された
半導体記憶装置に関しても本発明を適用できることは明
らかである。
以上説明したように本発明は、一導電型の半導体基板
上に前述の半導体基板とは反対導電型の第１の不純物拡
散領域により形成されたメモリセルを複数個、行列状に
配列したメモリセルアレイ領域を有し、前述のメモリセ
ルアレイ領域内に、一方向に延在する複数のワード線
と、前記ワード線に直交する方向に延在する複数のデー
タとを設けた半導体記憶装置に於いて、前述のメモリセ
ルアレイ領域の外側に、前述のメモリセルを形成する第
１の不純物拡散領域と同一導電型で、且つ、前述の第１
の不純物拡散領域とほぼ同一の形状をした第２の不純物
拡散領域を前述の第１の不純物拡散領域に隣接するよう
に設けるとともに、前述の第２の不純物拡散領域と、前
述のワード線とを接続することにより、半導体記憶装置
の集積化への影響を最小限に抑えて前述のワード線のゲ
ート絶縁膜の絶縁破壊を防ぐとともに、メモリセルアレ
イ領域の外縁部に設けられたメモリセルを形成する第１
の不純物拡散領域の出来上り形状のバラツキを抑え動作
マージンの悪化を防ぐ効果がある。
上に前述の半導体基板とは反対導電型の第１の不純物拡
散領域により形成されたメモリセルを複数個、行列状に
配列したメモリセルアレイ領域を有し、前述のメモリセ
ルアレイ領域内に、一方向に延在する複数のワード線
と、前記ワード線に直交する方向に延在する複数のデー
タとを設けた半導体記憶装置に於いて、前述のメモリセ
ルアレイ領域の外側に、前述のメモリセルを形成する第
１の不純物拡散領域と同一導電型で、且つ、前述の第１
の不純物拡散領域とほぼ同一の形状をした第２の不純物
拡散領域を前述の第１の不純物拡散領域に隣接するよう
に設けるとともに、前述の第２の不純物拡散領域と、前
述のワード線とを接続することにより、半導体記憶装置
の集積化への影響を最小限に抑えて前述のワード線のゲ
ート絶縁膜の絶縁破壊を防ぐとともに、メモリセルアレ
イ領域の外縁部に設けられたメモリセルを形成する第１
の不純物拡散領域の出来上り形状のバラツキを抑え動作
マージンの悪化を防ぐ効果がある。
第１図（ａ）は本発明の第１の実施例を示した平面図、
第１図（ｂ）は第１図（ａ）のＡ−Ａ線断面図、第２図
（ａ）〜（ｄ）は第１の実施例の製造方法を説明するた
めの工程順平面図、第３図（ａ）は本発明の第２の実施
例を示した平面図、第３図（ｂ）は第３図（ａ）のＢ−
Ｂ線断面図、第４図（ａ）は従来の技術を示した平面
図、第４図（ｂ）は第４図（ａ）のＣ−Ｃ線断面図であ
る。 １……Ｐ型半導体基板、2,2−1,2−２……第１のＮ型不
純物領域、3,3−1a,3−1b,3−2a,3−2b……第２のＮ型
不純物拡散領域、４……酸化シリコン膜、5,6,7……多
結晶シリコン膜、8,9……コンタクト孔、10……アルミ
ニウム配線。
第１図（ｂ）は第１図（ａ）のＡ−Ａ線断面図、第２図
（ａ）〜（ｄ）は第１の実施例の製造方法を説明するた
めの工程順平面図、第３図（ａ）は本発明の第２の実施
例を示した平面図、第３図（ｂ）は第３図（ａ）のＢ−
Ｂ線断面図、第４図（ａ）は従来の技術を示した平面
図、第４図（ｂ）は第４図（ａ）のＣ−Ｃ線断面図であ
る。 １……Ｐ型半導体基板、2,2−1,2−２……第１のＮ型不
純物領域、3,3−1a,3−1b,3−2a,3−2b……第２のＮ型
不純物拡散領域、４……酸化シリコン膜、5,6,7……多
結晶シリコン膜、8,9……コンタクト孔、10……アルミ
ニウム配線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】一導電型の半導体基板上に、前記半導体基
板とは反対導電型の第１の不純物拡散領域により形成さ
れたメモリセルを複数個、行列状に配列したメモリセル
アレイ領域を有し、前記メモリセルアレイ領域内に、一
方向に延在する複数のワード線と、前記ワード線に直交
する方向に延在する複数のデータ線とを設けた半導体記
憶装置に於いて、前記メモリセルアレイ領域の外側に、
前記メモリセルを形成する第１の不純物拡散領域と同一
導電型で且つ、前記第１の不純物拡散領域とほぼ同一の
形状をした第２の不純物拡散領域を前記第１の不純物拡
散領域に隣接するように設けるとともに、前記第２の不
純物拡散領域と前記ワード線とを接続したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02211217A JP3079545B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02211217A JP3079545B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493069A JPH0493069A (ja) | 1992-03-25 |
| JP3079545B2 true JP3079545B2 (ja) | 2000-08-21 |
Family
ID=16602236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02211217A Expired - Fee Related JP3079545B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079545B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068635A (ja) | 1999-08-27 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP4553461B2 (ja) | 2000-08-23 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置、その設計方法および設計装置 |
-
1990
- 1990-08-09 JP JP02211217A patent/JP3079545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0493069A (ja) | 1992-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |