JP2827723B2 - 半導体メモリセルの製造方法 - Google Patents
半導体メモリセルの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、１つのトランジスタと
１つのキャパシタから構成される半導体メモリセルの製
造方法に関する。
１つのキャパシタから構成される半導体メモリセルの製
造方法に関する。
【０００２】
【従来の技術】１チップ上に形成されるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によってはかられ
てきた。ところで、ＤＲＡＭのメモリセルは１つの絶縁
ゲート電界効果トランジスタと一つのキャパシタから構
成されており、メモリセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つために一定の値以上にする
必要があり、狭い面積で大きな蓄積容量を得る工夫が必
要である。蓄積容量の増大は、容量絶縁膜の実効的な厚
さを薄くすることと実効的な容量電極面積を増大させる
ことによって可能になる。後者の方法の１つとしてキャ
パシタを基板上部に積み重ねて形成するスタックト型メ
モリセルがある。この構造を用いれば、容量電極の形状
を３次元的に工夫することで単位面積当りの容量電極の
表面積が増加する。
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によってはかられ
てきた。ところで、ＤＲＡＭのメモリセルは１つの絶縁
ゲート電界効果トランジスタと一つのキャパシタから構
成されており、メモリセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つために一定の値以上にする
必要があり、狭い面積で大きな蓄積容量を得る工夫が必
要である。蓄積容量の増大は、容量絶縁膜の実効的な厚
さを薄くすることと実効的な容量電極面積を増大させる
ことによって可能になる。後者の方法の１つとしてキャ
パシタを基板上部に積み重ねて形成するスタックト型メ
モリセルがある。この構造を用いれば、容量電極の形状
を３次元的に工夫することで単位面積当りの容量電極の
表面積が増加する。
【０００３】このような構造を得るために、１９８９年
シンポジウム・オン・ブイ・エル・エス・アイ・テクノ
ロジー・ダイジェスト（Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ．）、６
９頁、８−５に円筒型のスタックトキャパシタを用いた
手法がある。この手法は図９に示した断面図において、
Ｐ型シリコン基板１に形成されたＮチャネルＭＯＳトラ
ンジスタの一方のＮ型ソース・ドレイン領域５−１上に
第１コンタクト孔７を介してビット線（図示せず）が接
続され、他方のＮ型ソース・ドレイン領域５−２上に円
筒状の蓄積電極３３が接続されている。続いてプレート
電極３４を形成すると、蓄積電極表面積が広くなるため
に、大きな容量が確保される。
シンポジウム・オン・ブイ・エル・エス・アイ・テクノ
ロジー・ダイジェスト（Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ．）、６
９頁、８−５に円筒型のスタックトキャパシタを用いた
手法がある。この手法は図９に示した断面図において、
Ｐ型シリコン基板１に形成されたＮチャネルＭＯＳトラ
ンジスタの一方のＮ型ソース・ドレイン領域５−１上に
第１コンタクト孔７を介してビット線（図示せず）が接
続され、他方のＮ型ソース・ドレイン領域５−２上に円
筒状の蓄積電極３３が接続されている。続いてプレート
電極３４を形成すると、蓄積電極表面積が広くなるため
に、大きな容量が確保される。
【０００４】
【発明が解決しようとする課題】従来構造と方法を用い
ると、導電膜を下地の側壁部に堆積するのでメモリセル
アレイ領域と周辺領域のように、段差の大きな部分の導
電膜を除去することが困難である。さらにエッチバック
を用いて円筒部を形成するため、蓄積円筒型電極の高さ
が低くなってしまうという問題もある。
ると、導電膜を下地の側壁部に堆積するのでメモリセル
アレイ領域と周辺領域のように、段差の大きな部分の導
電膜を除去することが困難である。さらにエッチバック
を用いて円筒部を形成するため、蓄積円筒型電極の高さ
が低くなってしまうという問題もある。
【０００５】本発明の目的は、導電膜を下地側壁部に堆
積させることなく蓄積電極の表面積を大きくする製造方
法を示すことにある。
積させることなく蓄積電極の表面積を大きくする製造方
法を示すことにある。
【０００６】
【０００７】
【課題を解決するための手段】本発明の半導体メモリセ
ルの製造方法は、半導体基板に少なくとも絶縁ゲート電
界効果トランジスタを形成する工程と、前記絶縁ゲート
電界効果トランジスタのソース・ドレイン領域の一方に
接続する下部電極となる第１導電体膜を堆積する工程
と、補助膜を縞状もしくは市松状に形成し、前記縞状も
しくは市松状補助膜のパターンとずらしてレジスト膜縞
状もしくは市松状に形成し、前記補助膜およびレジスト
膜をマスクとしてエッチングを行ない前記第１導体膜に
縞状もしくは市松状に第１溝を形成し、前記レジスト膜
を除去し前記補助膜の間を有機膜で埋めたのち前記補助
膜を選択的に除去し更にその下部の前記第１導電体膜を
除去して第２溝を形成して縞状もしくは市松状の凹凸の
ある下部電極を形成する工程と、前記下部電極表面に誘
電体膜を形成する工程と、前記誘電体膜表面上に対向電
極となる第２導電体膜を形成する工程とを含むというも
のである。
ルの製造方法は、半導体基板に少なくとも絶縁ゲート電
界効果トランジスタを形成する工程と、前記絶縁ゲート
電界効果トランジスタのソース・ドレイン領域の一方に
接続する下部電極となる第１導電体膜を堆積する工程
と、補助膜を縞状もしくは市松状に形成し、前記縞状も
しくは市松状補助膜のパターンとずらしてレジスト膜縞
状もしくは市松状に形成し、前記補助膜およびレジスト
膜をマスクとしてエッチングを行ない前記第１導体膜に
縞状もしくは市松状に第１溝を形成し、前記レジスト膜
を除去し前記補助膜の間を有機膜で埋めたのち前記補助
膜を選択的に除去し更にその下部の前記第１導電体膜を
除去して第２溝を形成して縞状もしくは市松状の凹凸の
ある下部電極を形成する工程と、前記下部電極表面に誘
電体膜を形成する工程と、前記誘電体膜表面上に対向電
極となる第２導電体膜を形成する工程とを含むというも
のである。
【０００８】
【作用】前記製造方法をとることによって、蓄積電極の
高さを高くすることなく蓄積電極の表面積を大きくで
き、蓄積容量の増大がはかれ、また、製造工程の簡略化
がはかられる。
高さを高くすることなく蓄積電極の表面積を大きくで
き、蓄積容量の増大がはかれ、また、製造工程の簡略化
がはかられる。
【０００９】
【実施例】以下、本発明の実施例について図面を用い
て、詳細に説明する。
て、詳細に説明する。
【００１０】図１は、本発明の第１の実施例の製造方法
によって得られる半導体メモリセルの断面構造を示す図
である。メモリセルはＭＯＳトランジスタとキャパシタ
とを有している。各ＭＯＳトランジスタはＰ型シリコン
基板１の表面にシリコン酸化膜２によって分離され形成
される。その構成は、ゲート酸化膜３によりＰ型シリコ
ン基板１と絶縁されたゲート電極４とＰ型シリコン基板
１表面にＮ型不純物を拡散して形成されたＮ型ソース・
ドレイン領域５−１、５−２から成る。ゲート電極４は
第１層間絶縁膜６によって被覆され、第１コンタクト孔
７を通して第１層間絶縁膜６上に形成されたビット線８
と一方の前記Ｎ型ソース・ドレイン領域５−１と接続さ
れている。尚、ビット線８と第２コンタクト孔１０の接
触を避けるために、ビット線８と第１コンタクト孔７は
図１断面の奥行き方向に避けて形成される。ビット線８
は第２層間絶縁膜９によって被覆され、第２コンタクト
１０孔を通して第２層間絶縁膜９上に形成された縞状凹
凸のある導電体膜１１ｄと他方のＮ型ソース・ドレイン
領域５−２とが接続されている。キャパシタは縞状凹凸
のある導電体膜１１ｄ、その表面に形成された誘電体膜
１３およびその表面に形成された対向電極１４から構成
される。
によって得られる半導体メモリセルの断面構造を示す図
である。メモリセルはＭＯＳトランジスタとキャパシタ
とを有している。各ＭＯＳトランジスタはＰ型シリコン
基板１の表面にシリコン酸化膜２によって分離され形成
される。その構成は、ゲート酸化膜３によりＰ型シリコ
ン基板１と絶縁されたゲート電極４とＰ型シリコン基板
１表面にＮ型不純物を拡散して形成されたＮ型ソース・
ドレイン領域５−１、５−２から成る。ゲート電極４は
第１層間絶縁膜６によって被覆され、第１コンタクト孔
７を通して第１層間絶縁膜６上に形成されたビット線８
と一方の前記Ｎ型ソース・ドレイン領域５−１と接続さ
れている。尚、ビット線８と第２コンタクト孔１０の接
触を避けるために、ビット線８と第１コンタクト孔７は
図１断面の奥行き方向に避けて形成される。ビット線８
は第２層間絶縁膜９によって被覆され、第２コンタクト
１０孔を通して第２層間絶縁膜９上に形成された縞状凹
凸のある導電体膜１１ｄと他方のＮ型ソース・ドレイン
領域５−２とが接続されている。キャパシタは縞状凹凸
のある導電体膜１１ｄ、その表面に形成された誘電体膜
１３およびその表面に形成された対向電極１４から構成
される。
【００１１】図２〜図５は、本発明の第１の実施例のメ
モリセルの製造方法を順を追って説明するための断面図
である。まず、図２（ａ）に示すように、Ｐ型シリコン
基板１表面に選択酸化法により素子編分離領域となるシ
リコン酸化膜２を形成し、シリコン酸化膜２以外の領域
のＰ型シリコン基板１表面に熱酸化法によってゲート酸
化膜３を形成し、その表面にＮ型多結晶シリコン膜から
なるゲート電極４を形成し、イオン注入法によりＮ型ソ
ース・ドレイン領域５−１、５−２を形成し、ＣＶＤ法
により表面にシリコン酸化膜からなる第１層間絶縁膜６
を堆積するとＮチャネルＭＯＳトランジスタが得られ
る。
モリセルの製造方法を順を追って説明するための断面図
である。まず、図２（ａ）に示すように、Ｐ型シリコン
基板１表面に選択酸化法により素子編分離領域となるシ
リコン酸化膜２を形成し、シリコン酸化膜２以外の領域
のＰ型シリコン基板１表面に熱酸化法によってゲート酸
化膜３を形成し、その表面にＮ型多結晶シリコン膜から
なるゲート電極４を形成し、イオン注入法によりＮ型ソ
ース・ドレイン領域５−１、５−２を形成し、ＣＶＤ法
により表面にシリコン酸化膜からなる第１層間絶縁膜６
を堆積するとＮチャネルＭＯＳトランジスタが得られ
る。
【００１２】次に、図２（ｂ）に示すように、一方のＮ
型ソース・ドレイン領域５−１上の第１層間絶縁膜６に
第１コンタクト孔７を開口し、第１コンタクト孔７に図
示しないＮ型多結晶シリコン膜を埋め込み、その表面に
接するタングステンシリサイド膜からなるビット線８を
形成し、ＣＶＤ法により表面にシリコン酸化膜からなる
第２層間絶縁膜９を堆積する。
型ソース・ドレイン領域５−１上の第１層間絶縁膜６に
第１コンタクト孔７を開口し、第１コンタクト孔７に図
示しないＮ型多結晶シリコン膜を埋め込み、その表面に
接するタングステンシリサイド膜からなるビット線８を
形成し、ＣＶＤ法により表面にシリコン酸化膜からなる
第２層間絶縁膜９を堆積する。
【００１３】次に、図２（ｃ）に示すように、他方のＮ
型ソース・ドレイン領域５−２上の第１層間絶縁膜６お
よび第２層間絶縁膜９に第２コンタクト孔１０を開口
し、第２コンタクト孔１０にＮ型多結晶シリコン膜１１
を埋め込み、表面にＮ型多結晶シリコン膜からなる第１
導電体膜１１ａを厚さ０．３μｍ堆積する。
型ソース・ドレイン領域５−２上の第１層間絶縁膜６お
よび第２層間絶縁膜９に第２コンタクト孔１０を開口
し、第２コンタクト孔１０にＮ型多結晶シリコン膜１１
を埋め込み、表面にＮ型多結晶シリコン膜からなる第１
導電体膜１１ａを厚さ０．３μｍ堆積する。
【００１４】次に、図３（ａ）に示すように、ＣＶＤ法
により表面にシリコン酸化膜を厚さ０．２μｍ堆積し、
リソグラフィー技術を用いて所定パターンのレジスト膜
１６に形成し、ドライエッチング技術によってレジスト
膜１６が存在しない領域のシリコン酸化膜を除去して所
定ピッチの縞状のシリコン酸化膜１５ａを形成する。
により表面にシリコン酸化膜を厚さ０．２μｍ堆積し、
リソグラフィー技術を用いて所定パターンのレジスト膜
１６に形成し、ドライエッチング技術によってレジスト
膜１６が存在しない領域のシリコン酸化膜を除去して所
定ピッチの縞状のシリコン酸化膜１５ａを形成する。
【００１５】次に、図３（ｂ）に示すように、レジスト
膜１６を除去した後に、縞状のシリコン酸化膜１５ａの
ピッチの１／４だけずらしてリソグラフィー技術を用い
てレジスト膜１７を形成し、ドライエッチング技術によ
って第２レジスト膜１７及びシリコン酸化膜１５ａが存
在しない領域の第１導電体膜１１ａを０．２μｍ除去し
て縞状の第１導電体膜１１ｂを形成する。
膜１６を除去した後に、縞状のシリコン酸化膜１５ａの
ピッチの１／４だけずらしてリソグラフィー技術を用い
てレジスト膜１７を形成し、ドライエッチング技術によ
って第２レジスト膜１７及びシリコン酸化膜１５ａが存
在しない領域の第１導電体膜１１ａを０．２μｍ除去し
て縞状の第１導電体膜１１ｂを形成する。
【００１６】次に、レジスト膜１７を除去した後に、図
４（ａ）に示すように、レジストなどの有機膜を塗布
し、エッチバック技術によってシリコン酸化膜１５ａ及
び第１導電体膜１１ｂの溝部に有機膜１９を残す。次
に、図４（ｂ）に示すように、リソグラフィー技術を用
いて、レジスト膜１７のあった位置から１／２ピッチず
らしてレジスト膜２０を形成し、ドライエッチング技術
によってレジスト膜２０及び有機膜１９が存在しない領
域のシリコン酸化膜１５ａと第１導電体膜１１ｂを０．
２μｍ除去して縞状のシリコン酸化膜１５ｂと縞状の第
１導電体膜１１ｃを形成する。
４（ａ）に示すように、レジストなどの有機膜を塗布
し、エッチバック技術によってシリコン酸化膜１５ａ及
び第１導電体膜１１ｂの溝部に有機膜１９を残す。次
に、図４（ｂ）に示すように、リソグラフィー技術を用
いて、レジスト膜１７のあった位置から１／２ピッチず
らしてレジスト膜２０を形成し、ドライエッチング技術
によってレジスト膜２０及び有機膜１９が存在しない領
域のシリコン酸化膜１５ａと第１導電体膜１１ｂを０．
２μｍ除去して縞状のシリコン酸化膜１５ｂと縞状の第
１導電体膜１１ｃを形成する。
【００１７】次に、レジスト膜２０及び有機膜１９を酸
素プラズマ、酸剥離により除去した後に、弗酸溶液によ
りシリコン酸化膜１５ｂを選択的に除去し、リソグラフ
ィー技術を用いて、図５（ａ）に示すように、所定パタ
ーンのレジスト膜２１を形成し、ドライエッチング技術
によってレジスト膜２１が存在しない領域の第１導電体
膜１１ｃを除去して縞状導電体膜１１ｄとする。
素プラズマ、酸剥離により除去した後に、弗酸溶液によ
りシリコン酸化膜１５ｂを選択的に除去し、リソグラフ
ィー技術を用いて、図５（ａ）に示すように、所定パタ
ーンのレジスト膜２１を形成し、ドライエッチング技術
によってレジスト膜２１が存在しない領域の第１導電体
膜１１ｃを除去して縞状導電体膜１１ｄとする。
【００１８】次に、レジスト膜２１を除去した後、図５
（ｂ）に示すように、縞状の凹凸のある導電体膜１１ｄ
の表面にシリコン酸化膜とシリコン窒化膜の積層膜から
なる誘電体膜１３をシリコン酸化膜の膜厚換算で５ｎｍ
堆積する。次に、図１に示すように、表面にＮ型多結晶
シリコンからなる対向電極１４を形成する。
（ｂ）に示すように、縞状の凹凸のある導電体膜１１ｄ
の表面にシリコン酸化膜とシリコン窒化膜の積層膜から
なる誘電体膜１３をシリコン酸化膜の膜厚換算で５ｎｍ
堆積する。次に、図１に示すように、表面にＮ型多結晶
シリコンからなる対向電極１４を形成する。
【００１９】このようにして、リソグラィーの最小加工
寸法の１／２の幅の縞状の凹凸のある下部電極を形成で
きるので占有面積当りの表面積を大きくできる。
寸法の１／２の幅の縞状の凹凸のある下部電極を形成で
きるので占有面積当りの表面積を大きくできる。
【００２０】図６〜図８は本発明の第２の実施例の半導
体メモリセルの製造方法を順を追って説明するための断
面図である。
体メモリセルの製造方法を順を追って説明するための断
面図である。
【００２１】第１の実施例で図２（ａ），（ｂ），
（ｃ）を参照して説明した工程の後に、図６（ａ）に示
すように、第１導電体膜１２ａの表面にシリコン酸化膜
を厚さ０．２μｍ堆積し、リソグラフィー技術を用いて
市松状のレジスト膜２６を形成し、ドライエッチング技
術によってレジスト膜２６が存在しない領域のシリコン
酸化膜を除去して市松状のシリコン酸化膜２５ａを形成
する。
（ｃ）を参照して説明した工程の後に、図６（ａ）に示
すように、第１導電体膜１２ａの表面にシリコン酸化膜
を厚さ０．２μｍ堆積し、リソグラフィー技術を用いて
市松状のレジスト膜２６を形成し、ドライエッチング技
術によってレジスト膜２６が存在しない領域のシリコン
酸化膜を除去して市松状のシリコン酸化膜２５ａを形成
する。
【００２２】次に、レジスト膜２６を除去した後に、リ
ソグラフィー技術を用いて、図６（ｂ）に示すように、
市松状のレジスト膜２７をシリコン酸化膜２５ａに対し
Ｘ方向Ｙ方向ともに１／４ピッチずらして形成し、ドラ
イエッチング技術によってレジスト膜２７及びシリコン
酸化膜２５ａが存在しない領域の第１導電体膜１２ａを
０．２μｍ除去して第１導電体膜１２ｂを形成する。
ソグラフィー技術を用いて、図６（ｂ）に示すように、
市松状のレジスト膜２７をシリコン酸化膜２５ａに対し
Ｘ方向Ｙ方向ともに１／４ピッチずらして形成し、ドラ
イエッチング技術によってレジスト膜２７及びシリコン
酸化膜２５ａが存在しない領域の第１導電体膜１２ａを
０．２μｍ除去して第１導電体膜１２ｂを形成する。
【００２３】次に、第１の実施例と同様に、レジスト膜
２７を除去した後に、図７（ａ）に示すように、有機膜
を塗布し、エッチバック技術によってシリコン酸化膜２
５ａ及び第１導電体膜１２ｂの穴部に有機膜２９を形成
する。次に、図７（ｂ）に示すように、リソグラフィー
技術を用いて市松状のレジスト膜３０をレジスト膜２７
とはＸ方向Ｙ方向ともに１／２ピッチずらした位置に形
成し、ドライエッチング技術によってレジスト膜３０及
び有機膜２９が存在しない領域のシリコン酸化膜２５ａ
と第１導電体膜１２ｂを０．２μｍ除去してシリコン酸
化膜２５ｂと市松状の第１導電体膜１２ｃを形成するレ
ジスト膜３０、有機体膜２９、シリコン酸化膜２５ｂを
除去し、パターニングを行なうと、図８に示すように第
１導電体膜１２ｄからなる表面に市松状の凹凸のある下
部電極が得られ、以降に誘電体膜、対向電極を有すると
メモリセルが得られる。このようにして、最小加工寸法
の１／２の凹凸を市松状に形成することができる。
２７を除去した後に、図７（ａ）に示すように、有機膜
を塗布し、エッチバック技術によってシリコン酸化膜２
５ａ及び第１導電体膜１２ｂの穴部に有機膜２９を形成
する。次に、図７（ｂ）に示すように、リソグラフィー
技術を用いて市松状のレジスト膜３０をレジスト膜２７
とはＸ方向Ｙ方向ともに１／２ピッチずらした位置に形
成し、ドライエッチング技術によってレジスト膜３０及
び有機膜２９が存在しない領域のシリコン酸化膜２５ａ
と第１導電体膜１２ｂを０．２μｍ除去してシリコン酸
化膜２５ｂと市松状の第１導電体膜１２ｃを形成するレ
ジスト膜３０、有機体膜２９、シリコン酸化膜２５ｂを
除去し、パターニングを行なうと、図８に示すように第
１導電体膜１２ｄからなる表面に市松状の凹凸のある下
部電極が得られ、以降に誘電体膜、対向電極を有すると
メモリセルが得られる。このようにして、最小加工寸法
の１／２の凹凸を市松状に形成することができる。
【００２４】前述の実施例において、凹凸のある下部電
極を形成するための補助膜としてＣＶＤシリコン酸化膜
を用いたが、これに限定するものではなく第１導電体膜
に対して選択的に除去できる材質であればよい。また、
第１導電体膜の膜厚を０．３μｍ、エッチングの深さ
０．２μｍ、補助膜の膜厚を０．２μｍとしたがこれに
限定するものではなく、縞状もしくは市松状の凹凸を第
１導電体膜に形成できる組合せの厚さであればよい。
極を形成するための補助膜としてＣＶＤシリコン酸化膜
を用いたが、これに限定するものではなく第１導電体膜
に対して選択的に除去できる材質であればよい。また、
第１導電体膜の膜厚を０．３μｍ、エッチングの深さ
０．２μｍ、補助膜の膜厚を０．２μｍとしたがこれに
限定するものではなく、縞状もしくは市松状の凹凸を第
１導電体膜に形成できる組合せの厚さであればよい。
【００２５】
【発明の効果】本発明の製造方法によって得られる構造
をとることによって、蓄積電極（下部電極）の高さを高
くすることはなく蓄積電極の表面積を大きくでき、従来
例と同等以上の蓄積容量が得られる。また、導電膜を下
地の側壁部に堆積する工程がないために段差部に導電膜
が残ってしまうという工程上の困難を回避することがえ
きる。また、最小露光線幅（最小加工寸法）よりも狭い
溝または市松模様の凹凸を有する下部電極が形成でき、
蓄積容量を増大できる。
をとることによって、蓄積電極（下部電極）の高さを高
くすることはなく蓄積電極の表面積を大きくでき、従来
例と同等以上の蓄積容量が得られる。また、導電膜を下
地の側壁部に堆積する工程がないために段差部に導電膜
が残ってしまうという工程上の困難を回避することがえ
きる。また、最小露光線幅（最小加工寸法）よりも狭い
溝または市松模様の凹凸を有する下部電極が形成でき、
蓄積容量を増大できる。
【図１】本発明の製造方法の第１の実施例により得られ
る半導体チップの断面図である。
る半導体チップの断面図である。
【図２】本発明の第１の実施例の製造法を説明するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図４】図３に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図５】図４に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図６】本発明の製造方法の第２の実施例の説明のため
（ａ）、（ｂ）に分図して示す工程順断面図である。
（ａ）、（ｂ）に分図して示す工程順断面図である。
【図７】図６に続いて（ａ），（ｂ）に分図して示す工
程順斜視断面図である。
程順斜視断面図である。
【図８】図７に続いて示す斜視断面図である。
【図９】従来例を示す半導体チップの断面図である。
１ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１、５−２ Ｎ型ソース・ドレイン領域 ６ 第１層間絶縁膜 ７ 第１コンタクト孔 ８ ビット線 ９ 第２層間絶縁膜 １０ 第２コンタクト孔 １１ａ〜１１ｄ、１２ａ〜１２ｄ 第１導電体膜 １３ 誘電体膜 １４ 対向電極 １５ａ〜１５ｂ、２５ａ、１５ｂ ＣＶＤシリコン酸
化膜 １６、２６ レジスト膜 １７、２７ レジスト膜 １９、２９ 有機膜 ２０、３０ レジスト膜 ２１ レジスト膜 ３３ 蓄積電極 ３４ プレート電極
化膜 １６、２６ レジスト膜 １７、２７ レジスト膜 １９、２９ 有機膜 ２０、３０ レジスト膜 ２１ レジスト膜 ３３ 蓄積電極 ３４ プレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 半導体基板に少なくとも絶縁ゲート電界
効果トランジスタを形成する工程と、前記絶縁ゲート電
界効果トランジスタのソース・ドレイン領域の一方に接
続する下部電極となる第１導電体膜を堆積する工程と、
所定幅の補助膜を所定ピッチで形成し、前記所定幅と実
質上同一幅のレジスト膜を前記所定ピッチと実質上同一
で一部前記補助膜を覆うようにずらして形成し、前記補
助膜およびレジスト膜をマスクとしてエッチングを行な
い前記第１導体膜に縞状の第１溝を形成し、前記レジス
ト膜を除去し前記補助膜の間を有機膜で埋めたのち前記
補助膜を選択的に除去し更にその下部の前記第１導電体
膜を除去して第２溝を形成して縞状凹凸のある下部電極
を形成する工程と、前記下部電極表面に誘電体膜を形成
する工程と、前記誘電体膜表面上に対向電極となる第２
導電体膜を形成する工程とを含むことを特徴とする半導
体メモリセルの製造方法。 - 【請求項２】 半導体基板に少なくとも絶縁ゲート電界
効果トランジスタを形成する工程と、前記絶縁ゲート電
界効果トランジスタのソース・ドレイン領域の一方に接
続する下部電極となる第１導電体膜を堆積する工程と、
所定寸法の補助膜を市松状に形成し、前記補助膜の市松
状パターンとずらしてレジスト膜を市松状に形成し、前
記補助膜およびレジスト膜をマスクとしてエッチングを
行ない前記第１導体膜に市松状の第１溝を形成し、前記
レジスト膜を除去し前記補助膜の間を有機膜で埋めたの
ち前記補助膜を選択的に除去し更にその下部の前記第１
導電体膜を除去して第２溝を形成して市松状凹凸のある
下部電極を形成する工程と、前記下部電極表面に誘電体
膜を形成する工程と、前記誘電体膜表面に対向電極とな
る第２導電体領域を形成する工程とを含むことを特徴と
する半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194368A JP2827723B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体メモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194368A JP2827723B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体メモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645549A JPH0645549A (ja) | 1994-02-18 |
| JP2827723B2 true JP2827723B2 (ja) | 1998-11-25 |
Family
ID=16323430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194368A Expired - Lifetime JP2827723B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827723B2 (ja) |
-
1992
- 1992-07-22 JP JP4194368A patent/JP2827723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645549A (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |