KR19980032540A - 반도체 기억장치 및 그 제조방법 - Google Patents

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KR19980032540A
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히데유키 마츠오카
신이치로 기무라
도시아키 야마나카
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가나이 츠토무
히다치세사쿠쇼(주)
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Abstract

미세하고 또한 축적용량이 큰 반도체 기억장치에 관한 것으로서, 1 기가비트 이상의 집적도를 갖는 반도체 기억장치(구체적으로는 DRAM)에 있어서 메모리셀 어레이부와 주변회로부 사이의 고단차를 완화시키는 기술을 제공하기 위해, 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀이 배치된 메모리셀 어레이부 및 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고 그 비트선상에 위치해서 전하축적 용량소자가 배치되고 그 전하축적 용량소자 및 제 1 층간절연막을 피복하도록 제 2 층간절연막이 마련되고 또 그 제 2 층간절연막상에 여러개의 배선층을 마련하는 구성으로 하였다.
이렇게 하는 것에 의해, 집적도의 증대와 함께 메모리셀 어레이부와 주변회로부 사이의 고단차를 완화시켜 후의 배선공정을 용이하게 하며, 얕은 홈 소자 분리의 적용도 가능함과 동시에 콘택트홀의 애스펙트비를 작게 할 수 있어 프로세스의 신뢰성도 향상시킨다는 효과가 얻어진다.

Description

반도체 기억장치 및 그 제조방법
본 발명은 미세하고 또한 축적용량이 큰 반도체 기억장치에 관한 것이다. 특히, 고집적화에 적합한 DRAM(Dynamic Random Access Memory)에 관한 것이다.
지금까지 3 년에 4 배의 페이스로 집적화의 향상을 실현해 온 DRAM은 최근의 퍼스날 컴퓨터의 폭발적인 매상으로 견인되어 그 수요는 점차 높아지고 있다. 이미, 16 메가비트의 양산체제가 자리잡고 있고 현재는 차세대의 미세가공 기술인 0.35 ㎛를 사용하는 64 메가비트의 양산화를 향한 개발이 진행되고 있다.
메모리셀의 미세화를 실현하기 위해서는 4 M세대 이후에서는 소면적이고 큰 용량값을 확보하기 위해 커패시터구조가 입체화되어 있다. 그러나, 필요로 되는 축적전하량은 세대가 진척되어도 거의 변화하지 않으므로 커패시터의 높이는 세대와 함께 점차 높아져 간다. 이 결과, 특히 커패시터를 데이타선의 상부에 형성하는 COB셀(COB : Capacitor Over Bit-line)의 경우 메모리셀부와 주변회로부 사이에 고단차가 발생하게 된다.
구체적으로 기술하면 예를 들어 차차세대의 DRAM인 1 기가비트 DRAM의 경우, 커패시터 절연막으로서 탄탈옥사이드(실리콘 산화막 두께 환산 3.3 ㎚)를 사용하고 왕관형 커패시터를 채용했다고 가정하면, 커패시터의 높이는 약 1 ㎛로 된다. 이 만큼의 단차가 메모리셀 어레이부와 주변회로부에 존재하면 후의 금속배선 형성공정에 있어서 포토리도그래피나 드라이에칭이 매우 곤란하게 된다.
포토리도그래피에 관해서 말하면, 해상도가 초점심도가 반비례의 관계에 있으므로 해상도를 높여서 미세패턴을 형성하고자 하면 초점심도가 얕아진다. 따라서, 고단차가 있으면 해상불량이 발생하게 된다. 물론, 드라이에칭에 관해서는 고단차 가공으로 되고 에칭잔여물이나 치수시프트 등의 문제가 발생하게 된다.
이러한 문제를 해결하는 수단으로서는 도 2 에 도시한 바와 같이 미리 Si 기판상에 단차를 마련하고, 메모리셀 어레이부의 기판표면을 낮게 하는 것에 의해 단차를 완화하는 방법이 제안되어 있다(일본국 특허공개공보 소화 63-266866 호). 그러나, 이 기술은 최소가공치수 0.15 ㎛의 1기가급의 DRAM에 적용하는 것은 곤란하다. 다음에 그 이유를 기술한다.
일본국 특허공개공보 소화 63-266866 호에 개시된 기술에서는 최초에 개시재(Starting material)로서의 반도체기판(웨이퍼)에 단차를 형성하므로, 소자분리영역의 표면의 높이도 메모리셀 어레이부와 주변회로부에서 다르게 된다. 종래는 선택적으로 산화막을 형성시키는 기술(LOCOS : Local Oxidation of Silicon)이 일반적으로 사용되고 있었으므로 고단차를 갖는 웨이퍼내에 이러한 소자분리영역을 형성할 수 있다. 그러나, 1 기가비트 DRAM에서는 소자분리치수가 0.15 ㎛로 된다. 이 치수로 LOCOS를 사용하여 전기적으로 소자를 분리하는 것은 불가능하여 얕은 홈 소자분리영역(STI:Shallow Trench Isolation)기술이 필수로 고려되고 있다. 그러나, STI는 실리콘 표면에 형성된 홈내에 두꺼운 산화막을 매립하고 표면을 균일하게 연마하는 것에 의해 국소적으로 산화막을 매립한다. 따라서, 기판에 단차가 있는 경우에는 단차바닥부는 전면에 산화막이 매립되어 버려 일본국 특허공개공보 소화 63-266866 호에 개시한 기술에는 적용할 수 없게 된다.
본 발명의 목적은 1 기가비트 이상의 집적도를 갖는 반도체 기억장치(구체적으로는 DRAM)에 있어서, 심각한 과제로 되는 메모리셀 어레이부의 주변회로부 사이의 고단차를 완화시키는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1 은 본 발명의 반도체 기억장치의 단면도,
도 2 는 종래 기술의 단면도,
도 3 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 4 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 5 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 6 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 7 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 8 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 9 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 10 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 11 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 12 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 13 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 14 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 15 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 16 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 17 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 18 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 19 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 20 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 21 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 22 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 23 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 24 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 25 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 26 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 27 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 28 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 29 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 30 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 31 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 32 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 33 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 34 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 35 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 36 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 37 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 38 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 39 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 40 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 41 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 42 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 43 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 44 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 45 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 46 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 47 은 본 발명의 1 실시예의 반도체 기억장치(칩레이아웃)를 도시한 평면도,
도 48 은 본 발명의 다른 실시예의 반도체 기억장치(칩레이아웃)를 도시한 평면도,
도 49 는 본 발명의 반도체 기억장치의 마스크 레이아웃을 도시한 평면도,
도 50 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 51 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 52 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 53 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 54 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 55 는 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 56 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
도 57 은 본 발명의 반도체 기억장치의 1 제조공정에 있어서의 단면도,
* 도면의 주요 부분에 대한 부호의 설명 *
1 - 반도체 기판
2 - 소자간 분리산화막
3 - 게이트 산화막
4 - 폴리실리콘
5, 501, 502 - 티탄나이트라이드
6, 601 ~ 606 - 텅스텐
7, 701 ~ 709 - 실리콘나이트라이드
8, 801, 802 - 불순물 확산층
9, 901 ~ 910 - 실리콘 산화막
10, 1001, 1003 - 콘택트홀
11, 1101,1102 - 레지스트
12, 1201 ~ 1203 - 폴리실리콘
13 - 커패시터 절연막
14, 1401, 1402, 1403 - 커패시터 상부전극
15, 1501 - 티탄나이트라이드/알루미늄/티탄나이트라이드 적층막
16 - 메모리셀 어레이부
17 - 오목부 형성영역
18 - 주변회로부
19 - 셀트랜지스터 형성영역
20 - 워드선
21 - 비트선
22 - 축적 노드 콘택트
23 - 비트선 콘택트
24, 2401, 2402 - 플러그 전극
25 - 루테늄 옥사이드
본 발명에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 본 발명의 하나는 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀이 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 전하축적 용량소자가 배치되고 그 전하축적 용량소자 및 제 1 층간절연막을 피복하도록 제 2 층간절연막이 마련되고, 그리고 그 제 2 층간절연막상에 여러개의 배선층이 마련되어 있다.
또, 본 발명의 다른 하나는 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 제 1 층간절연막에 접속구멍이 마련되고, 그 접속구멍에 MISFET에 전기적으로 접속된 제 1 도체층으로 이루어지는 플러그가 매립되고 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 전하축적 용량소자가 배치되고 그 여러개의 전하축적 용량소자에 대한 공통의 플레이트전극이 그들 전하축적 용량소자의 측적노드로서의 하부전극을 피복하도록 유전체막을 개재해서 마련되고, 그 플레이트전극의 일부가 상기 주변회로부의 제 1 층간절연막으로 연장해서 마련되고, 그 플레이트전극 및 제 1 층간절연막을 피복하는 제 2 층간절연막이 마련되고, 그 제 2 층간절연막에 상기 플레이트전극의 일부상 및 제 1 도체층으로 이루어지는 플러그상에 위치해서 접속구멍이 여러개 마련되고, 그 제 2 층간절연막의 접속구멍의 각각에 플레이트전극의 일부 및 제 1 도체층으로 이루어지는 플러그에 접속된 상기 제 2 도체층으로 이루어지는 플러그가 매립되고, 그들 제 2 도체층으로 이루어지는 플러그에 각각 접속된 여러개의 배선층이 상기 제 2 층간절연막상에 마련되어 있다.
또, 본 발명의 다른 하나는 반도체본체내에 선택적으로 얕은 홈 소자분리막이 마련되고, 그 얕은 홈 소자분리막이 마련된 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 제 1 층간절연막에 접속구멍이 마련되고, 그 접속구멍에 MISFET에 전기적으로 접속된 제 1 도체층으로 이루어지는 플러그가 매립되고 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 여러개의 전하축적 용량소자가 배치되고 그 여러개의 전하축적 용량소자에 대한 공통의 플레이트전극이 그들 전하축적 용량소자의 측적노드로서의 하부전극을 피복하도록 유전체막을 개재해서 마련되고, 그 플레이트전극의 일부가 상기 주변회로부의 제 1 층간절연막으로 연장해서 마련되고, 그 플레이트전극 및 제 1 층간절연막을 피복하는 제 2 층간절연막이 마련되고, 그 제 2 층간절연막에 상기 플레이트전극의 일부상 및 제 1 도체층으로 이루어지는 플러그상에 위치해서 접속구멍이 여러개 마련되고, 그 제 2 층간절연막의 접속구멍의 각각에 플레이트전극의 일부 및 제 1 도체층으로 이루어지는 플러그에 접속된 상기 제 2 도체층으로 이루어지는 플러그가 매립되고, 그들 제 2 도체층으로 이루어지는 플러그에 각각 접속된 여러개의 배선층이 상기 제 2 층간절연막상에 마련되어 있다.
그리고, 또 본 발명의 다른 하나는 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀이 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖는 반도체 기억장치의 제조방법으로서, 비트선을 형성한 후 주변회로부 위쪽에 국소적으로 주변회로부를 제 1 층간절연막에 의패 피복하는 것에 의해 오목부를 마련하고 그 오목부에 여러개의 전하축적 용량소자를 형성하고, 메모리셀 어레이부와 주변회로부의 단차를 완화시킨 반도체본체 주면상에 제 2 층간절연막을 형성하고 그 제 2 층간절연막상에 여러개의 배선층을 패턴형성한다.
[발명의 실시예]
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다.
[실시예 1]
우선, 도 1 을 참조해서 본 발명의 1 실시예인 DRAM을 설명한다. 도 1 에 도시된 단면도에 있어서, 중앙좌측이 메모리셀 어레이부가 구성된 메모리셀 어레이부이고, 중앙우측이 주변회로를 구성하고 있는 주변회로이다. 즉, 도 1 은 도 2 에 도시한 종래의 반도체기판에 대응하는 부분에 마련된 메모리셀 어레이 디바이스 및 주변회로 디바이스의 부분단면도를 도시한 도면이다.
도 1 에 있어서, 실리콘(Si) 반도체본체(기판)(1)내에는 여러개의 절연게이트 전계효과형 트랜지스터(MISFET : Metal Insulator Semiconductor Field Effect Transistor)를 분리하기 위한 소위 소자간 분리산화막(2)가 형성되어 있다.
이 소자간 분리산화막(2)는 후에 상세하게 설명하는 얕은 홈 소자분리(STI)기술에 의해 형성되고 거의 반도체기판 표면과의 단차가 동일하다. 그리고, 메모리 어레이부에는 기판 표면에 게이트산화막(Sio2)막(3)이 형성되고 게이트 산화막(3)상에 폴리실리콘(4), 티탄나이트라이드(TiN)(5) 및 텅스텐(W)(6)으로 이루어지는 3 층 구조의 저저항화된 게이트전극이 형성되어 여러개의 전송 MISFET를 구성한다. 그리고, 그 게이트전극은 실리콘나이트라이드(SiN)로 피복되어 있다.
마찬가지로, 주변회로부의 MISFET도 상기 전송MISFET와 동일구성으로 형성되어 있다. 이들 MISFET를 피복하도록 층간절연막으로서의 실리콘 산화막(SiO2)막(9)가 기판(1) 주면 전체에 형성되어 있다. 그리고, 이 실리콘 산화막(9)에는 기판내에 선택적으로 마련되어 있는 반도체영역(소오스 드레인)과 접촉하기 위한 접속구멍(콘택트홀이라고도 한다)이 형성되어 있다. 즉, 비트선 및 축적 노도용 콘택드홀이 이 실리콘 산화막(9)에 마련되어 있다. 그리고, 그 콘택트홀에는 티탄나이트라이드(TiN)이 플러그로서 매립되어 있다. 이 실리콘 산화막(9)상에는 비트선(601A), 내부접속(inter connect)배선(601B)가 형성되어 있다. 이 비트선(601A) 및 내부접속배선(601B)를 피복하도록 층간절연막으로서의 실리콘 산화막(901)이 형성되어 있다. 그리고, 이 실리콘 산화막(901)에는 상기 실리콘 산화막(9)의 축적 노드용 콘택트홀과 일치해서(다소 어긋나 있어도 좋다) 축적 노드 콘택트홀이 마련되어 있다. 그리고, 그 축적 노드용 콘택트홀에 TiN플러그(502)가 형성되어 있다.
본 발명에 의해 특징지워진 구성은 이하에 설명하는 이 실리콘 산화막(901)상에 형성된 메모리셀 어레이부의 전하축적 용량소자 및 주변회로부의 배선으로 이루어진다.
메모리셀 어레이부의 실리콘 산화막(901)상에 TiN플러그(502)와 접촉하는 전하축적 용량소자(커패시터)의 하부전극(12)가 형성되어 있다. 한편, 주변회로의 실리콘 산화막(901)상에는 층간절연막(제 1 층간절연막)(902), (903)이 선택적으로 형성되어 있다. 즉, 주변회로부의 절연막 위쪽에는 주변회로부를 국소적으로 피복하는 층간막이 형성되고 이 국소층간막에 의해 메모리셀 어레이부는 오목부에 위치되게 된다.
그리고, 그 메모리셀 어레이부(오목부)의 하부전극(12)상의 각각에는 하부전극(12A)가 왕관형(통형상)으로 형성되고, 이 하부전극(12A)의 높이는 커패시터 용량을 증대시키기 위해 주변회로를 피복하는 층간절연막(제 1 층간절연막)(902), (903) 표면을 초과하는 높이를 갖고 있다. 바꿔 말하면, 주변회로부를 국소적으로 피복하는 층간막(제 1 층간절연막)(902), (903)의 상면이 상기 메모리셀 어레이부의 커패시터의 상면보다 낮은 위치에 있다.
이 하부전극(12A) 표면(내벽면 칭 외벽면)을 피복하도록 커패시터의 유전체를 구성하는 절연막이 얇게 피복되어 있다. 도 1 에는 그 절연막을 도시하고 있지 않다. 그리고, 메모리셀 어레이부의 여러개의 왕관형 하부전극(12A)상에는 공통의 플레이트전극을 구성하는 상부전극(14)가 매립 형성되고 그 상부전극(14) 표면은 평탄화되어 있다. 또, 그 상부전극(14)의 일부는 국소적으로 피복하는 층간막(제 1 층간절연막)(902), (903)상으로 연장하도록 패턴형성되어 있다. 이 상부전극(14) 및 주변회로부를 국소적으로 피복하는 층간막(제 1 층간절연막)(902), (903)상 전체를 피복하도록 층간절연막(제 2 층간절연막)(905)가 평탄하게 형성되어 있다. 그리고, 이 층간절연막(제 2 층간절연막)(905)에는 상부전극(14)의 일부를 노출하는 콘택트홀 및 층간막(제 1 층간절연막)(902), (903)의 콘택트홀내에 매립된 W플러그(605) 상부를 노출시키는 콘택트홀이 거의 동일한 애스펙트비로 형성되어 있다. 즉, 이들 여러개의 콘택트홀은 동시 가공된 것이다. 그리고 이 층간절연막(제 2 층간절연막)(905)에 마련된 콘택트홀에는 플레이트 전극 인출 W플러그(605) 및 주변회로 배선 인출 W플러그(605)가 매립 형성되어 있다.
단차가 거의 없는 이 층간절연막(제 2 층간절연막)(905) 상에는 상기 플레이트 전극 인출 W플러그(605A) 및 주변회로 배선인출 W플러그(605)에 각각 접속된 여러개의 제 1 배선(티탄나이트라이드/알루미늄/티탄나이트라이드 적층막)(5)가 형성되어 있다. 그리고, 여러개의 제 1 배선(5)를 피복하도록 층간절연막(제 3 층간절연막)(906)이 형성되어 있다. 또, 이 층간절연막(제 3 층간절연막)(906)에 마련된 콘택트홀에는 플레이트전극 인출 W플러그(606)이 매립 형성되어 있다.
그리고, 단차가 거의 없는 이 층간절연막(제 3 층간절연막)(906)상에는 상기 플레이트전극 인출 W플러그(606)에 접속된 제 2 배선(티탄나이트라이드/알루미늄/티탄나이트라이드 적층막)(1501)이 패턴 형성되어 있다.
다음에 , 본 발명의 실시예를 데이타쌍선 구조를 갖는 DRAM을 예로 도 3 ~ 도 30 에 그 제조공정을 살펴보면서 상세하게 설명한다.
또한, 본 실시예에 있어서 메모리셀 어레이부라는 것은 예를 들면 하나의 전송MISFET와 전하축적 용량소자(커패시터)를 1 메모리셀로 하고 그 메모리셀이 하나의 반도체칩에 규칙적으로 여러개 배치되어 있는 부분을 말한다. 또, 이 메모리셀 어레이부에는 여러개의 더미셀 및 센스앰프도 포함된다. 한편, 주변회로부라는 것은 그 메모리셀 어레이부 이외에 예를 들면 어드레스 디코더, 입출력 버퍼 등을 구성한 부분을 말한다. 후술하는 다른 실시예 2, 3 에 있어서도 마찬가지로 한다.
우선, 처음에 반도체기판(1)을 마련해서 도 3 에 도시한 바와 같이 얕은 홈 소자분리영역(2)를 형성한다. 구체적인 형성방법은 우선 기판(1)에 깊이 0. 3㎛ 정도의 분리홈을 공지의 드라이에칭법을 사용해서 형성하고 홈측벽이나 바닥면의 드라이에칭에 기인한 손상을 제거한다. 그 후, 공지의 CVD(Chemical Vapor Deposition)법을 사용해서 실리콘 산화막을 0.4㎛ 정도의 막두께로 퇴적하고 홈이 아닌 부분에 있는 산화막을 이것도 공지의 CMP(Chemical Mechanical Polishing)법에 의해 선택적으로 연마하여 홈에 매립되어 있는 산화막(2)만을 남겼다. 다음에, 그 기판(1) 표면에 계속해서 웰 및 펀치스루스토퍼영역을 형성하기 위해 불순물 이온을 주입한다. 5㎚의 게이트 산화막(3)을 형성한 후 50 ㎚의 도프되지 않은 폴리실리콘(4)를 공지의 CVD법을 사용해서 퇴적한다. 2극성 게이트 형성을 위해 N게이트영역에는 인이온을 에너지 5keV, 도즈량 2e15cm-2의 조건으로 주입하고, P게이트영역에는 붕소이온을 에너지 2keV, 도즈량 2e15cm-2의 조건으로 주입한다. 물론, 인 대신에 비소를, 붕소 대신에 BF2를 사용해도 관계없다. 계속해서, 워드선 저하를 저감하기 위해 TiN(5)를 20㎚, W(6)을 80㎚ 스퍼터링한다. TiN(5)는 폴리실리콘(4)와 W(6) 사이의 실리사이드화 반응을 억제하기 위한 것이고, WN을 대신 사용할 수도 있다. 또, 자기정합 콘택트홀용으로서 CVD법을 사용해서 SiN(7)을 100㎚ 퇴적시켜 도 4 와 같이 되었다. 계속해서, 공지의 드라이에칭법을 사용해서 도 5 와 같이 SiN/W/TiN/poly-Si를 가공하여 게이트전극을 형성한다.
다음에, MISFET의 확산층 형성을 위해 N형의 MISFET에는 비소이온을 에너지 20keV, 도즈량 1e15cm-2의 조건으로 , P형의 MISFET에는 BF2이온을 에너지 20keV, 도즈량 1e13cm-2의 조건으로 주입한다. 또, CVD법을 사용해서 SiN(701)을 50㎚ 퇴적시키면 도 6과 같이 된다. 350㎚의 산화막(9)를 CVD법을 사용해서 퇴적시켜 평탄화를 실행하고 콘택트홀 가공의 마스크용으로 SiN(701)를 50㎚ 퇴적시키면 도 7과 같이 된다. 레지스트를 마스크로 해서 SiN(702)에 비트선이나 축적 노드용의 직경 ㎛의 구멍을 개구하고, 이 SiN을 마스크로 해서 산화막가공을 실행하고 하지SiN(701)을 노출시키면 도 8과 같이 된다. 게이트전극은 SiN에 의해 완전하게 피복되어 있으므로 산화막 가공시에 게이트전극이 노출되는 일은 없었다. 또, 산호막 가공시에 가공마스크로 사용한 SiN은 약 30㎚ 깎여 나머지가 20㎚로 되었다. 이와 같이 산화막 가공에 레지스트가 아니라 SiN을 사용하는 것에 의해, 0.15㎛ 이라는 미세한 구멍을 가공할 수 있었다. 다음에 50㎚의 SiN드라이에칭을 실행하고 기판에 형성된 확산층 표면을 노출시켰다. 물론, 이 이칭에 의해 마스크로 사용한 표면의 SiN(702)도 동시에 제거된다. 이 때, 주변회로의 게이트상에 여분으로 100 ㎚의 SiN이 퇴적되어 있으므로, 이 게이트 바로 위의 SiN의 제거를 실행하였다. 그 때문에, 도 9에 도시한 바와 같이 주변회로의 게이트상을 개구한 레지스트를 마스크로 해서 SiN드라이에칭을 실행한다. 레지스트를 제거한 후에 확산층 저항 및 콘택트 저항 저감을 위한 불순물 주입을 실행한다. 우선, P형 확산층 영역을 레지스트에 의해 개구하고 BF2이온을 에너지 20keV, 도즈량 1e15cm-2의 조건으로 주입한다. 계속해서, 레지스트를 제거한 후 N형 확산층영역을 레지스트에 의해 개구하고 비소이온을 에너지 15keV, 도즈량 1e15cm로, 또 인이온을 메모리셀 트랜지스터의전계완화를 목적으로 해서 에너지 25keV, 도즈량 6e12cm-2의 조건으로 주입한다. 다음에, TiN플러그의 형성을 실행한다. 불순물 주입 마스크용 레지스트를 제거한 후에 CVD에 의해 100㎚의 TiN(501)을 퇴적시키면 도 10과 같이 된다. TiN에칭공정을 실행하고 TiN플러그를 형성하여 도 11을 얻는다. 계속해서, CVD에 의해 SiN(703)을 20㎚ 퇴적시킨 후에 도 1 2와 같이 메모리셀 어레이부의 비트선 콘택트(10)과 주변회로의 콘택트를 개구한다. 다음에, 비트선에 사용하는 W(601)을 50㎚ 스퍼터링한다. 또, CVD에 의해 SiN(704)를 50㎚ 퇴적시켜 도 13을 얻는다. 이 SiN(704)는 게이트상의 SiN(7)과 마찬가지로 후의 메모리 콘택트형성에 있어서 비트선과 단락을 방지하기 위한 것이다.
계속해서, 레지스트를 마스크로 해서 SiN(704)와 W(601)을 드라이에칭하고 메모리셀 어레이부에서는 비트선, 주변회로부에서는 내부접속배선이 도 14와 같이 형성된다. 또, 단락방지를 위해 두께 50㎚의 SiN(705)를 퇴적시키고 층간절연막으로 산화막(901)을 200㎚ 퇴적시키고 에치백공정에 의해 평탄화하면 도 15 와 같이 된다. 다음에, 인을 4e20cm-3의 농도로 포함하는 비결정질 실리콘(12)를 50㎚ 퇴적시킨다. 이것은 커패시터 하부전극의 일부로 된다. 다음에 메모리 콘택트가공이다. 레지스트를 마스크로 해서 비결정질 실리콘(12)에 콘택트를 개구하고 레지스트를 제거한다. 또, 비결정질 실리콘을 마스크로 해서 산화막과 SiN의 드라이에칭을 실행하면 도 16과 같이 된다. 이 때, 비트선은 SiN에 의해 완전하게 피복되어 있으므로, 콘택트홀(1001) 형성시에 W가 노출되는 일은 없다. 계속해서, CVD에 의해 TiN(502)를 퇴적시키면 도 17과 같이 된다. TiN에치백에 의해 TiN플러그를 형성하고 표면의 비결정질 실리콘(12)를 메모리셀 어레이부 전체를 피복하도록 가공하여 도 18을 얻는다. 다음은 메모리셀 어레이부와 주변회로부의 단차완화를 위한 오목부 형성이다. 그를 위해, 산화막(902)를 500㎚ 퇴적시키고 그 위에 W(602)를 50㎚ 스퍼터링한다. 레지스트를 마스크로 해서 W(602)를 가공하고, 이 W를 마스크로 해서 산화막 및 SiN을 드라이에칭하면 도 19와 같이 된다. 계속해서, W(603)을 을 150㎚ 스퍼터링하고 에치백을 실행하면 도 20을 얻는다. W(603)과 후에 퇴적하는 실리콘과의 반응을 방지하기 위해, 산화막(903)을 50㎚ 퇴적시키고 드라이에칭에 의해 오목부를 가공하면 도 21과 같이 된다. 이 때, 비결정질 실리콘(12)가 산화막에칭의 스토퍼로 된다. 다음에, 커패시터 하부전극으로 되는 폴리실리콘(1201)을 900㎚ 퇴적시킨다. 물론, 이 폴리실리콘에는 인이 4e20cm-3의 농도로 도프되어 있다. 다음에, 폴리실리콘의 평탄화를 실행한다. 그리고, 도 22와 같이 단차바닥부(메모리셀 어레이부)에 두께 0.6㎛의 레지스트(1101)을 도포한다. 재차, 레지스트를 도포하고 전면을 평탄화시키고 에치백공정에 의해 레지스트와 폴리실리콘을 가공하여 도 23을 얻는다. 다음은 커패시터 하부전극 가공이다. 도 24와 같이 레지스트를 마스크로 해서 폴리실리콘을 100㎚ 에칭한다. 다음에, 산화막(904)를 50㎚ 퇴적시키고 측벽막 형성공정을 실시하면 도 25와 같이된다. 그리고, 이 산화막(904)를 마스크로 해서 폴리실리콘을 드라이에칭하면 도 26과 같이 된다. 메모리셀 어레이부의 산화막(904)를 제거하고 커패시터 절연막으로서 실효산화막 두께 3.3㎚의 탄탈옥사이드를 퇴적시키고 상부전극으로 되는 TiN(14)를 100㎚ 퇴적시킨다. 그리고, 드라이에칭에 의해 TiN(14)를 가공하면 도 27과 같이 된다. 계속해서, 층간절연막으로서 산화막(905)를 300㎚ 퇴적하여 평탄화시키고 W(604)를 50㎚ 스퍼터링하면 도 28과 같이 된다. 레지스트를 마스크로 해서 W(604)를 가공하고 W를 마스크로 해서 SiO2를 가공하여 도 29를 얻는다. 계속해서, CVD에 의해 W(605)를 150㎚ 퇴적시키고 W 를 200㎚ 에칭하면 도 30과 같이 되었다. 마지막으로 A배선을 2층 형성하여 도 1에 도시한 바와 같은 원하는 반도체 기억장치를 얻었다.
[실시예 2]
본 실시예도 오목부구조를 마련하는 것에 의해 메모리셀 어레이부와 주변회로부와 단차를 완화한 왕관형DRAM이다. 실시예 1과는 하부전극의 형성법이 다르다. 본 실시예의 제조공정에 있어서, 실시예 1 에서 기술한 도 15까지의 제조공정과는 동일하다. 그리고, 도 15의 상태에서 CVD법에 의해 SiN(706)을 50㎚ 퇴적시키고 레지스트를 마스크로 해서 SiN에 콘택트를 개구하고 산화막과 SiN의 드라이에칭을 실행하여 TiN의 플러그전극을 형성하면 도 31과 같이 된다. 이 SiN은 후의 커패시터 가공시의 에칭스토퍼로서 사용한다. 계속해서, 인을 4e20cm-3의 농도로 포함하는 폴리실리콘(1202)를 100㎚ 퇴적시키고 드라이에칭에 의해 폴리실리콘과 SiN을 가공하여 도 32를 얻는다. 다음에, 산화막(907)을 500㎚, 텅스텐을 50㎚ 퇴적시킨다. 계속해서, 레지스트를 마스크로 해서 텅스텐을 개구하고 레지스트 제거 후 산화막과 SiN을 드라이에칭한다. 그리고, 도33과 같이 에치백공정에 의해 W플러그(607)을 형성한다. 계속해서, 두께 300㎚의 산화막(908), 100㎚의 SiN(707)을 퇴적시키고 주변회로 전체를 피복하도록 SiN을 가공하여 도 34를 얻는다. 다음에, 도 35와 같이 메모리셀 어레이부에 있어서 SiN과 산화막을 드라이에칭하고 하지의 폴리실리콘(1202)를 노출시킨다. 그리고, 인을 고농도로 포함하는 두께 50㎚의 폴리실리콘(1203)을 CVD에 의해 퇴적시키고, 계속해서 폴리실리콘(1203)을 150㎚ 드라이에칭하고 하지의 SiN(706)을 노출시키면 도 36과 같이 된다. 이 결과, 주변회로부는 상부는 SiN(707)에 의해, 측면부는 폴리실리콘(1203)에 의해 피복되어 있고, 메모리셀 어레이부에서만 산화막(908)이 노출되어 있다. 웨트에칭에 의해 메모리셀 어레이부의 산화막을 제거해서 도 37을 얻는다. 커패시터 산화막으로서 실효산화막두께 3.3 ㎚의 탄탈옥사이드를 퇴적시키고, 또 상부전극으로서 두께 10㎚의 TiN(1401)을 퇴적시키고, 드라이에칭에 의해 TiN(1401)과 SiN(707)을 가공하면 도 38과 같이 되었다. 이 후, 실시예 1과 마찬가지로 2층의 알루미늄배선을 실시하여 원하는 반도체 기억장치를 얻었다.
[실시예 3]
본 실시예는 하부전극으로서 산화막 트렌치의 내벽에 퇴적된 폴리실리콘막을 사용하는 것이다. 도 31에 도시한 공정까지는 실시예 1 및 2에서 기술한 공정과 동일하다.
그리고, 도 31의 상태에서 메모리셀 어레이부를 피복하도록 SiN(708)을 가공하면 도 39과 같이 된다. 그리고, 산화막(909)를 500㎚, 텅스텐(608)을 50㎚ 퇴적시키고, 레지스트를 마스크로 해서 텅스텐을 가공하고 텅스텐을 마스크로 해서 SiO2와 SiN을 가공하여 도 40을 얻는다. 도 41과 같이 에치백공정에 의해 W플러그(609)를 형성한다. 계속해서, 산화막(910)을 300㎚, SiN(709)를 100㎚ 퇴적시키고 주변회로부를 피복하도록 SiN을 가공하면 도 42와 같이 된다. 다음에, 도 43에 도시한 바와 같이 SiN과 SiO2를 가공하고 메모리셀 어레이부에 트렌치를 형성한다. 그리고, 인을 4e20cm-3의 농도로 포함한 폴리실리콘(1204)를 50㎚의 두께로 퇴적시킨다. 에치백공정에 의해 레지스트(1102)를 트렌치내에 매립하면 도 44와 같이 된다. 계속해서, 드라이에칭에 의해 표면에 노출된 폴리실리콘(1204)를 제거하고 레지스트를 제거하면 도 45와 같이 된다. 그리고, 커패시터 절연막으로서 실효산화막막두께 3.3㎚ 탄탈옥사이드를 퇴적시키고 상부전극으로 되는 TiN(1402)를 100㎚ 퇴적시키고 드라이에칭에 의해 TiN과 SiN을 가공하면 도 46과 같이 된다. 이 후, 실시예 1 과 마찬가지로 2 층의 알루미늄배선을 실시하여 원하는 반도체 기억장치를 얻었다.
본 발명에 있어서의 DRAM칩의 평면 레이아웃의 1 실시예를 도 47에 도시한다. 도 47에 있어서, 4개의 메모리셀 어레이부(16)을 둘러싸도록 주변회로부(18)이 +형상으로 배치되어 있다. 그리고, 이 주변회로부(18)에는 메모리셀 어레이부(16)을 관통한 형태로 층간절연막(17)(제 1 층간절연막)이 형성되어 있는 것이다. 그리고 또, 칩(1)의 긴쪽방향 중앙에 위치한 주변회로부(18) 주면상에는 본딩패드BP가 직선적으로 마련되어 있다.
다음에, 본 발명에 있어서의 DRAM칩의 평면레이아웃의 다른 실시예를 도 48에 도시한다. 도 48에 도시한 DRAM칩은 1기가 이상의 대용량의 DRAM을 구성하고 있다. 도 48에 있어서, 여러개의 메모리셀 어레이부(16)은 칩외주의 주변회로부(18) 및 X1, X2 방향 및 Y1, Y2 방향의 주변회로부(18)에 의해 둘러싸여 있다. 그리고, 이 주변회로부(18)에는 메모리셀 어레이부(16)을 관통한 형태로 층간절연막(17)(제 1 층간절연막)이 형성되어 있는 것이다. 또한, 칩(1)의 긴쪽 방향 X1, X2 방향에 위치한 주변회로부(18) 주면에 본딩패드(도시하지 않음)가 1열(X1 또는 X2) 또는 2열(X1 및 X2)로 직선적으로 마련되어 있다.
도 49 에 본 발명에 있어서의 메모리셀 어레이부에 있어서의 층배치를 도시한다. 본 발명에 있어서는 내노이즈성이 우수한 폴디드데이타선 구조를 사용하고 있다. 소자형성영역(19)를 T형으로 하는 것에 의해 데이타선(21)을 직선형상으로 하여 리도그래피로서 해상이 용이한 구조로 하고 있다. 데이타선의 폭과 간격은 모두 0.16㎛ 였다. 워드선(20)은 폭 0.15㎛, 피치 0.32㎛ 로 배치하였다. 축적 노드 콘택트(22) 및 비트선 콘택트(23)은 0.15㎛각이었다.
[실시예 4]
도 50에 본 실시예의 단면도를 도시한다. 본 실시예에 있어서는 주변회로에 있어서의 플러그접속을 이종재료에 의해 형성하였다. 제조공정은 실시예 1 과 마찬가지이다. 하부플러그(24)는 메모리셀에 있어서의 커패시터 공정전에 형성되므로, 800℃ 정도의 내열성이 요구된다. 이러한 관점에서 하부플러그(24)의 재료로서 텅스텐을 사용하였다. 한편, 상부플러그(2401)은 커패시터 공정후에 형성되므로 내열성은 필요없다. 즉, 상기 온도 이하의 융점을 갖는 도전재료가 사용된다. 그래서, 재료소서는 저저항인 알루미늄을 사용하였다. 물론 상부플러그(2401)로서는 동의 사용도 가능하다. 또, 배선층간의 접속플러그(2402)로서는 알루미늄을 사용했지만 내열성은 요구되지 않으므로 동이나 텅스텐의 사용도 가능하다.
[실시예 5]
도 51 에 본 실시예의 단면도를 도시한다. 본 실시예에 있어서도 제조공정으로서는 우선 주변회로영역에 있어서의 하부플러그(24), 다음에 메모리셀 커패시터, 계속해서 주변회로영역에 있어서의 상부플러그(2401)의 순으로 형성하였다. 본 실시예의 경우, 커패시터는 비트선상에 퇴적된 산화막의 트렌치내에 형성되었다. 이 경우, 원통형 하부전극의 내측막이 사용되므로서 커패시터 표면적으로서는 지금까지의 실시예의 약 절반으로 된다. 이 결과, 필요한 용량을 확보하기 위한 커패시터 높이는 약 1.5 ㎛였지만 주변회로와 메모리셀 어레이 사이에 단차가 발생하지 않는다는 지금까지의 실시예에는 없는 특징이 있다. 이 때, 도 51에 도시한 바와 같이 커패시터 상부전극(14)가 주변회로에 있어서의 하부플러그(24)보다 높은 위칭 존재하므로, 커패시터 상부전극(14)로의 전류공급을 배선(15)에서가 아니라 배선(1501)에서 취하였다. 이렇게 해서 콘택트의 수가 감소한 결과로서 배선(15)의 레이아웃에 여유가 생긴다는 특징이 있다.
[실시예 6]
도 52에 본 실시예의 단면도를 도시한다. 본 실시예의 특징은 커패시터에 있다. 즉, 원통형 하부전극의 하반부에 있어서는 내측만을, 상반부에 있어서는 전극의 양면을 커패시터의 대향 표면적으로서 사용하는 구조로 하였다.
이 결과, 실시예 5(도 51)의 경우보다 커패시터 표면적을 증대시킬 수 있으므로 커패시터의 높이를 저감할 수 있었다.
[실시예 7]
메모리셀 어레이부의 플러그재료로서 폴리실리콘을 사용한 경우의 단면도를 도 53에 도시한다. 이 결과, 금속오염을 경감시키고 메모리셀 어레이에 있어서의 누설전류를 감소시킬 수 있었다.
[실시예 8]
도 54 ~ 도 56에는 하부전극에 오목블록을 형성한 경우의 실시예를 도시한다. 각각 커패시터의 형성법이 다르다. 이 결과, 커패시터의 표면적이 증대하여 높이를 2/3에서 1/2로 저감할 수 있었다. 본 실시예에 있어서의 오목블록의 형성에는 오목블록 폴리실리콘의 에치백을 사용하였지만 HSG(Hemispherical Grain)에 의해 형성하는 것도 가능하다.
[실시예 9]
도 57 에 커패시터 절연막으로서 BST 나 PZT 등의 고유전체막을 사용한 본 실시예의 단면도를 도시한다. 이러한 막의 경우, 하부전극으로서 백금(Pt)나 루테늄옥사이드(RuO)가 사용되지만 CVD공정이 곤란하므로 입체전극형성이 곤란하다는 문제점이 있었다. 본 실시예는 이 문제점을 해결하는 것이다.
즉, 실시예 1 의 도 24~도 26에 도시한 바와 같은 링형상의 산화막 하드마스크를 사용하는 것에 의해, 루테늄옥사이드로 이루어지는 하부전극(25)를 입체형상으로 가공할 수 있어 필요한 용량을 확보할 수 있었다. 물론, 하부전극으로서 백금을 사용하는 것은 가능하다. 또, 본 실시예에 있어서는 커패시터 상부전극(1403)으로서 A/ TiN을 사용했지만 물론 루테늄이나 루테늄옥사이드의 사용하는 것도 가능하다.
본 발명에는 집적도의 증대와 함께 심각한 문제로 되는 메모리셀 어레이부와 주변회로부 사이의 고단차를 완화시키고 후의 배선공정을 용이하게 한다는 효과가 있다. 또, 비트선을 형성한 후에 단차을 완화시키므로 얕은 홈 소자분리의 적용도 가능하다. 또, 주변회로에서 끌어올리는 플러그를 여러단 연결하고 있으므로 콘택트홀의 애스펙트비를 작게 할 수 있어 프로세스의 신뢰성도 향상시킨다는 특징을 갖는다.

Claims (19)

  1. 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀이 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 전하축적 용량소자가 배치되고 그 전하축적 용량소자 및 제 1 층간절연막을 피복하도록 제 2 층간절연막이 마련되고, 그리고 그 제 2 층간절연막상에 여러개의 배선층이 마련되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 제 1 층간절연막에 접속구멍이 마련되고 그 접속구멍에 MISFET에 전기적으로 접속된 제 1 도체층으로 이루어지는 플러그가 매립되고 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 여러개의 전하축적 용량소자가 배치되고 그 여러개의 전하축적 용량소자에 대한 공통의 플레이트전극이 그들 전하축적 용량소자의 측적노드로서의 하부전극을 피복하도록 유전체막을 개재해서 마련되고, 그 플레이트전극의 일부가 상기 주변회로부의 제 1 층간절연막으로 연장해서 마련되고, 그 플레이트전극 및 제 1 층간절연막을 피복하는 제 2 층간절연막이 마련되고, 그 제 2 층간절연막에 상기 플레이트전극의 일부상 및 제 1 도체층으로 이루어지는 플러그상에 위치해서 접속구멍이 여러개 마련되고, 그 제 2 층간절연막의 접속구멍의 각각에 플레이트전극의 일부 및 제 1 도체층으로 이루어지는 플러그에 접속된 상기 제 2 도체층으로 이루어지는 플러그가 매립되고, 그들 제 2 도체층으로 이루어지는 플러그에 각각 접속된 여러개의 배선층이 상기 제 2 층간절연막상에 마련되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 반도체본체내에 선택적으로 얕은 홈 소자분리막이 마련되고, 그 얕은 홈 소자분리막이 마련된 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖고, 그 메모리셀 어레이부에는 주변회로부에 마련된 소정 두께의 제 1 층간절연막에 의한 오목부가 마련되고, 그 제 1 층간절연막에 접속구멍이 마련되고, 그 접속구멍에 MISFET에 전기적으로 접속된 제 1 도체층으로 이루어지는 플러그가 매립되고 그 오목부를 갖는 메모리셀 어레이부에 비트선이 마련되고, 그 비트선상에 위치해서 전하축적 용량소자가 배치되고 그 여러개의 전하축적 용량소자에 대한 공통의 플레이트전극이 그들 전하축적 용량소자의 측적노드로서의 하부전극을 피복하도록 유전체막을 개재해서 마련되고, 그 플레이트전극의 일부가 상기 주변회로부의 제 1 층간절연막으로 연장해서 마련되고, 그 플레이트전극 및 제 1 층간절연막을 피복하는 제 2 층간절연막이 마련되고, 그 제 2 층간절연막에 상기 플레이트전극의 일부상 및 제 1 도체층으로 이루어지는 플러그상에 위치해서 접속구멍이 여러개 마련되고, 그 제 2 층간절연막의 접속구멍의 각각에 플레이트전극의 일부 및 제 1 도체층으로 이루어지는 플러그에 접속된 상기 제 2 도체층으로 이루어지는 플러그가 매립되고, 그들 제 2 도체층으로 이루어지는 플러그에 각각 접속된 여러개의 배선층이 상기 제 2 층간절연막상에 마련되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 반도체본체 주면에 각각 구동MISFET와 전하축적 용량소자로 구성된 여러개의 메모리셀이 배치된 메모리셀 어레이부 및 그 메모리셀 어레이부의 주변에 여러개의 MISFET로 구성된 주변회로가 배치된 주변회로부를 갖는 반도체 기억장치의 제조방법으로서,
    비트선을 형성한 후 주변회로부 위쪽에 국소적으로 주변회로부를 제 1 층간절연막에 의패 피복하는 것에 의해 오목부를 마련하고 그 오목부에 여러개의 전하축적 용량소자를 형성하고, 메모리셀 어레이부와 주변회로부의 단차를 완화시킨 반도체본체 주면상에 제 2 층간절연막을 형성하고 그 제 2 층간절연막상에 여러개의 배선층을 패턴형성 하는 것을 특징으로 하는 반도체 기억장의 제조방법.
  5. 메모리셀 어레이부와 주변회로부를 구성하는 반도체 기억장치로서,
    상기 주변회로의 위쪽에는 상기 주변회로부를 국소적으호 피복하는 층간막이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 주변회로부를 국소적으로 피복하는 층간막의 상면이 상기 메모리셀 어레이부의 커패시터의 상면보다 낮은 것을 특징으로 하는 반도체 기억장치.
  7. 제 5 항 내지 제 6 항에 있어서,
    상기 메모리셀 어레이부와 상기 주변회로 전체를 피복하는 층간막표면에서 상기 주변회로를 국소적으로 피복하는 층간막 표면까지의 거리와 상기 메모리셀 어레이부의 상부전극의 하면까지의 거리가 동일한 것을 특징으로 하는 반도체 기억장치.
  8. 제 5 ~ 제 7 항에 있어서,
    상기 주변회로부를 피복하는 층간막에는 그 가운데를 관통하는 도체를 갖고 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제 5항 ~ 제 8 항에 있어서,
    상기 주변회로부를 국소적으로 피복하는 층간막상으로 상기 메모리셀 상부전극이 연장해서 존재하고 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제 5항 ~ 제 9 항에 있어서,
    상기 메모리셀 어레이의 상부전극의 위쪽에 형성된 절연막을 관통하는 여러개의 도체를 갖고, 이 도체중의 적어도 하나는 상기 주변회로를 국소적으로 피복하는 층간막상에서 상기 메모리셀 어레이의 상부전극과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제 5항 ~ 제 10 항에 있어서,
    상기 도체중의 어느 하나는 상기 주변회로상을 피복하는 층간막을 관통하는 도체와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  12. 제 5 ~ 제 11 항에 있어서,
    메모리셀 어레이와 주변회로를 반도체본체에 갖고, 상기 메모리셀 어레이와 상기 주변회로상에는 여러층의 절연막이 형성되고 각각의 절연막에는 그 가운데를 관통하는 도체를 갖고, 그 도체중의 어느 하나는 수직방향으로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 메모리셀 어레이와 주변회로로 이루어지고, 상기 메모리셀 어레이부의 상부전극의 하면의 일부가 상기 메모리셀 어레이부의 하부전극의 하면보다 높은 것을 특징으로 하는 반도체 기억장치.
  14. 메모리셀 어레이부와 주변회로부를 구성하는 반도체 집적회로장치로서,
    반도체기판 메모리셀 어레이부 주면상 및 주변회로부 주면상에 각각 형성된 층간절연막, 상기 메모리셀 어레이부 주면상 형성된 층간절연막내에 매립 형성된 왕관형 커패시터 및 상기 주변회로부 주면상에 형성된 층간절연막에 마련된 제 1 도체플러그와 제 1 도체플러그에 접속된 제 2 도체플러그를 갖는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 14 항에 있어서,
    상기 제 1 도체플러그 및 상기 제 1 도체플러그에 접속된 제 2 도체플러그와는 다른 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서,
    상기 제 1 도체플러그는 제 2 도체플러그보다 낮은 융점을 갖는 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 14 항에 있어서,
    상기 반도체기판 주면에는 메모리셀 어레이부와 주변회로부를 구획하는 얕은 홈 소자분리영역이 마련되고, 상기 얕은 홈 소자분리영역상에 상기 커패시터의 플레이트 전류공급 콘택트가 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. 메모리셀 어레이부와 주변회로부를 구성하는 반도체 집적회로장치의 제조방법으로서,
    반도체기판의 메모리셀 어레이부 주면 및 주변회로부 주면에 각각 MISFET를 형성하는 공정,
    상기 반도체기판의 메모리셀 어레이부 주면상 및 주변회로부 주면상에 층간절연막을 형성하는 공정,
    상기 주변회로부 주면상에 형성된 층간절연막에 제 1 도체플러그를 형성하는 공정,
    그 후 상기 메모리셀 어레이부 주면상에 형성된 층간절연막내에 왕관형 커패시터를 형성하는 공정,
    상기 주변회로부 주면상에 다른 층간절연막을 형성하는 공정,
    상기 다른 층간절연막에 스루홀을 형성하는 공정 및
    상기 스루홀을 통해서 상기 제 1 도체플러그에 접속되도록 제 2 도체플러그를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제 1 도체플러그는 제 2 도체플러그보다 낮은 융점을 갖는 재료로 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055776A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자의 미세콘택 형성방법
KR100681851B1 (ko) * 1998-09-03 2007-02-12 엘피다 메모리, 아이엔씨. 반도체집적회로장치 및 그 제조방법

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
JPH10135425A (ja) * 1996-11-05 1998-05-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6906370B1 (en) * 1998-04-09 2005-06-14 Infineon Technologies Ag Semiconductor component having a material reinforced contact area
DE69828968D1 (de) * 1998-09-25 2005-03-17 St Microelectronics Srl Verbindungsstruktur in mehreren Ebenen
JP3230667B2 (ja) * 1998-11-17 2001-11-19 日本電気株式会社 半導体装置の配線構造
JP4406945B2 (ja) * 1998-11-24 2010-02-03 ソニー株式会社 半導体記憶装置の製造方法
JP4322347B2 (ja) * 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
US6404004B1 (en) * 1999-04-30 2002-06-11 Fujitsu Quantum Devices Limited Compound semiconductor device and method of manufacturing the same
JP2000332216A (ja) * 1999-05-18 2000-11-30 Sony Corp 半導体装置及びその製造方法
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2000349258A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp メモリセル並びにその制御方法及び製造方法
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
KR100309077B1 (ko) * 1999-07-26 2001-11-01 윤종용 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법
US6333225B1 (en) * 1999-08-20 2001-12-25 Micron Technology, Inc. Integrated circuitry and methods of forming circuitry
KR100335121B1 (ko) * 1999-08-25 2002-05-04 박종섭 반도체 메모리 소자 및 그의 제조 방법
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
TW432689B (en) * 1999-10-18 2001-05-01 Taiwan Semiconductor Mfg Fabricating method of stacked capacitor
KR100343291B1 (ko) * 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
JP2001185614A (ja) * 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100333058B1 (ko) * 2000-03-09 2002-04-22 윤종용 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
KR100338958B1 (ko) * 2000-08-31 2002-06-01 박종섭 반도체 소자의 커패시터 형성 방법
US6383868B1 (en) * 2000-08-31 2002-05-07 Micron Technology, Inc. Methods for forming contact and container structures, and integrated circuit devices therefrom
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
US6590255B2 (en) * 2000-09-29 2003-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same
US6350649B1 (en) * 2000-10-30 2002-02-26 Samsung Electronics Co., Ltd. Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof
JP2002231721A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
US6468858B1 (en) * 2001-03-23 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of forming a metal insulator metal capacitor structure
JP3895126B2 (ja) * 2001-04-23 2007-03-22 株式会社東芝 半導体装置の製造方法
DE10127888A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Verfahren zur Bildung von Kontaktregionen von in einem Substrat integrierten Bauelementen
US6475906B1 (en) * 2001-07-05 2002-11-05 Promos Technologies, Inc. Gate contact etch sequence and plasma doping method for sub-150 NM DT-based DRAM devices
EP1280198A2 (en) * 2001-07-18 2003-01-29 Matsushita Electric Industrial Co., Ltd. Semiconductor memory and method for fabricating the same
DE10137678A1 (de) * 2001-08-01 2003-02-27 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich
US6528367B1 (en) * 2001-11-30 2003-03-04 Promos Technologies, Inc. Self-aligned active array along the length direction to form un-biased buried strap formation for sub-150 NM BEST DRAM devices
JP3741053B2 (ja) * 2002-02-18 2006-02-01 ソニー株式会社 画像処理装置
US6809027B2 (en) * 2002-06-06 2004-10-26 International Business Machines Corporation Self-aligned borderless contacts
DE10229188A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes
JP4037711B2 (ja) * 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
US7217601B1 (en) * 2002-10-23 2007-05-15 Massachusetts Institute Of Technology High-yield single-level gate charge-coupled device design and fabrication
JP4173374B2 (ja) * 2003-01-08 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
US7675174B2 (en) * 2003-05-13 2010-03-09 Stmicroelectronics, Inc. Method and structure of a thick metal layer using multiple deposition chambers
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
KR20050051140A (ko) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 커패시터 및 이를 구비한 평판표시장치
KR100570060B1 (ko) * 2003-12-29 2006-04-10 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법
JP4897201B2 (ja) * 2004-05-31 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
JP4798979B2 (ja) * 2004-09-28 2011-10-19 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリの製造方法
US7189613B2 (en) * 2005-02-23 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for metal-insulator-metal capacitor based memory device
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
DE102005052000B3 (de) * 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
JP4791191B2 (ja) * 2006-01-24 2011-10-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008042085A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US20080116496A1 (en) * 2006-11-21 2008-05-22 Kuo-Chyuan Tzeng Integrating a DRAM with an SRAM having butted contacts and resulting devices
JP2008270277A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 位置ずれ検出パターン、位置ずれ検出方法および半導体装置
JP4637872B2 (ja) * 2007-06-12 2011-02-23 シャープ株式会社 配線構造およびその製造方法
JP2009016596A (ja) * 2007-07-05 2009-01-22 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8021974B2 (en) * 2009-01-09 2011-09-20 Internatioanl Business Machines Corporation Structure and method for back end of the line integration
CN102939649B (zh) 2010-06-14 2015-07-22 瑞萨电子株式会社 半导体器件及其制造方法
US8586472B2 (en) 2010-07-14 2013-11-19 Infineon Technologies Ag Conductive lines and pads and method of manufacturing thereof
JP2015179727A (ja) * 2014-03-19 2015-10-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
JP6359332B2 (ja) * 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US10847651B2 (en) * 2018-07-18 2020-11-24 Micron Technology, Inc. Semiconductor devices including electrically conductive contacts and related systems and methods
US11322597B2 (en) * 2020-08-28 2022-05-03 Sandisk Technologies Llc Gate material-based capacitor and resistor structures and methods of forming the same
US11626397B2 (en) 2020-08-28 2023-04-11 Sandisk Technologies Llc Gate material-based capacitor and resistor structures and methods of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2528731B2 (ja) * 1990-01-26 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04342164A (ja) * 1991-05-20 1992-11-27 Hitachi Ltd 半導体集積回路装置の形成方法
JP2769664B2 (ja) * 1992-05-25 1998-06-25 三菱電機株式会社 半導体記憶装置およびその製造方法
DE4221432C2 (de) * 1992-06-30 1994-06-09 Siemens Ag Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile
JP3197064B2 (ja) * 1992-07-17 2001-08-13 株式会社東芝 半導体記憶装置
US5838038A (en) * 1992-09-22 1998-11-17 Kabushiki Kaisha Toshiba Dynamic random access memory device with the combined open/folded bit-line pair arrangement
JPH07142597A (ja) * 1993-11-12 1995-06-02 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2682455B2 (ja) * 1994-07-07 1997-11-26 日本電気株式会社 半導体記憶装置およびその製造方法
JPH0855968A (ja) * 1994-08-10 1996-02-27 Hitachi Ltd 半導体集積回路装置の製造方法
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
US5748521A (en) * 1996-11-06 1998-05-05 Samsung Electronics Co., Ltd. Metal plug capacitor structures for integrated circuit devices and related methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055776A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자의 미세콘택 형성방법
KR100681851B1 (ko) * 1998-09-03 2007-02-12 엘피다 메모리, 아이엔씨. 반도체집적회로장치 및 그 제조방법

Also Published As

Publication number Publication date
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KR100704244B1 (ko) 2009-01-12
US6130449A (en) 2000-10-10
US6376304B1 (en) 2002-04-23

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