KR100333058B1 - 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조 - Google Patents

반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 스토리지 전극 제조 방법 및 그 구조에 관한 것이다. 본 발명에 따르면, 셀 영역의 가장자리에 워드 라인 방향과 비트 라인 방향으로 위치하는 더미 셀들의 스토리지 전극을 형성함에 있어서, 워드 라인 방향으로 인접한 적어도 두 개 이상의 더미 셀들의 스토리지 전극을 하나의 패턴으로 형성한다. 그 결과, 사진공정시 셀 영역 가장자리에서의 로딩 효과가 감소되어 셀 영역 가장자리에 위치한 더미 셀의 스토리지 전극 패턴이 쓰러져 브리지가 유발되는 문제점이 해소된다. 그리고, 비트 라인 방향으로 인접한 더미 셀들의 스토리지 전극을 각각 분리시켜 형성함으로써, 비트 라인과 베리드 콘택이 전기적으로 단락되어 발생되는 비트 라인의 로딩 캐패시터를 최소화할 수 있게 된다.

Description

반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그 구조{METHOD OF MANUFACTURING STORAGE ELECTRODE IN SEMICONDUCTOR DEVICE AND STRUCTURE THEREOF}
본 발명은 반도체 메모리 장치의 스토리지 전극 제조 방법 및 그 구조에 관한 것으로, 보다 상세하게는 셀 영역의 가장자리에 위치하는 더미 셀의 스토리지 전극 제조 방법 및 그 구조에 관한 것이다.
반도체 메모리 장치는 크게 데이터의 휘발 특성이 있는 램(RAM : Random Access Memory)제품들과 휘발 특성이 없는 롬(ROM ; Read Only Memory)제품들로 구분될 수 있다. 상기 램 제품들중에서 특히, 하나의 억세스 트랜지스터와 하나의 캐패시터로 구성되는 다이나믹 랜덤 억세스 메모리(이하 디램)등의 반도체 메모리 장치에서는 상기 캐패시터의 정전 용량, 즉 캐패시턴스에 의해 데이터 저장능력이 좌우된다. 따라서 상기 캐패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 데이터 에러가 발생하기도 하는데, 이러한 데이터 에러를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬(refresh) 동작이 필수적으로 수반되어야 한다. 상기 리프레쉬 동작은 캐패시턴스에 의해 영항을 받으므로 캐패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법중의 하나라고 할 수 있다. 그러나 최근 반도체 메모리 장치의 집적 밀도가 증가함에 따라 칩당 단위 셀의 면적이 감소되고 있으며, 그로 인해 캐패시터를 형성할 수 있는 면적 또한 크게 감소되고 있는 실정이다.
일반적으로 캐패시턴스는, 하부 전극으로서 기능하는 스토리지 전극과 상부 전극으로서 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에는 반비례하는 특성을 가진다. 따라서 제한된 같은 면적내에 보다 큰 표면적을 가지는 스토리지 전극을 형성하기 위해서 본 분야에서는, 비트 라인 하부에 캐패시터를 형성하는 CUB(Capacitor Under Bit-line ; 이하 "CUB" 라 칭함) 구조에서 비트 라인 상부에 캐패시터를 형성하는 COB(Capacitor Over Bit-line ; 이하 "COB" 라 칭함) 공정을 이용하여 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 캐패시터들을 제조하기에 이르렀다.
도 1에는 일반적인 반도체 장치의 개략도를 나타내는데, 도시되어 있는 것과 같이 일반적인 반도체 장치는 다분화된 셀 영역과 주변회로 영역으로 나눌 수 있다. 여기서, 참조부호 "A"로 나타낸 셀 영역과 주변회로 영역의 경계면에서는 통상적으로 더미 게이트, 더미 비트 라인, 더미 캐패시터등 다양한 더미 패턴을 형성하게 된다. 이러한 더미 패턴들은 실제로는 회로 동작에 관여하지 않으나 메인 셀의신뢰성을 보장하기 위하여, 사진공정시 해상도등을 향상시키는등의 목적을 위하여 형성되고 있다. 그러나, 최근 반도체 메모리 장치의 집적도가 증가됨에 따라 보다 큰 캐패시턴스를 얻기 위하여 캐패시터의 하부전극으로서 기능하는 스토리지 전극의 높이를 증가시키고 있다. 이처럼 스토리지 전극의 높이를 증가시킬 경우 참조부호 "A"로 나타낸 셀 영역과 주변회로 영역의 경계영역에 위치하는 더미 셀의 스토리지 전극 패턴이 패터닝시 로딩 효과에 의해 원하는 크기보다 작은 패턴이 형성되어 쓰러지는 문제점이 발생한다. 이처럼 더미 스토리지 패턴이 쓰러질 경우 인접한 스토리지 전극간을 서로 단락시키는 브리지를 유발시키게 되므로 본 분야에서는 이러한 문제점을 해소하고자, 더미 셀의 스토리지 전극들을 서로 연결하여 하나의 패턴으로 형성하였다.
도 2는 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 2를 참조하면, 통상적으로 셀 영역은 메인 셀 영역과 더미 셀 영역으로 구분되며, 상기 더미 셀은 상기 메인 셀의 신뢰성을 보장하기 위해 상기 셀 영역의 가장자리에 형성된다. 그리고 비트 라인 방향(도면상 가로방향)의 더미 셀들과 워드 라인 방향(도면상 세로방향)의 더미 셀들의 스토리지 전극들이 모두 하나로 연결되어 하나의 큰 패턴을 이루고 있다. 보다 상세하게는, 비트 라인 방향으로는 두 겹의 더미 셀 라인의 스토리지 전극들이 하나로 연결되어 있으며, 워드 라인 방향으로는 한 겹의 더미 셀 라인의 스토리지 전극들이 하나로 연결되어 있다.
도 3은 상기 도 2에 따른 레이아웃도를 나타낸다.
도 3을 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 장치에 있어서 상기 셀 영역에 메인 셀 영역과 더미 셀 영역을 갖는 반도체 기판(도면에 도시하지 않았음)에 액티브 영역(11)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의한 후, 수직한 방향으로 일정간격을 갖는 복수개의 워드라인(14)을 형성하고, 상기 워드라인(14)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(21)이 형성되어 있다.
상기 복수개의 워드 라인(14) 사이의 상기 액티브 영역(11)상에 공통 드레인 영역과 비트라인(21)을 전기적으로 연결시키는 다이렉트 콘택(Direct Contact:DC) 및 소오스 영역과 캐패시터의 스토리지 전극을 연결시키는 베리드 콘택(Buried Contact:BC)이 랜딩 패드(18)를 통해 형성되어 있다. 그리고, 비트 라인 방향으로의 두 겹의 더미 셀들과 워드 라인 방향으로의 한 겹의 더미 셀들의 스토리지 전극(24)이 서로 하나의 패턴으로 형성되어 있다. 한편, 상기 메인 셀의 스토리지 전극(24)은 상기 액티브 영역(11)상에 각각 하나의 베리드 콘택(BC)과 연결되고 매트릭스 형태로 형성되어 있다.
도 4는 상기 도 3의 B-B'에 따른 비트 라인 방향으로의 단면도를 나타내며, 도 5는 상기 도 3의 C-C'에 따른 워드 라인 방향으로의 단면도를 나타낸다.
도 3 및 도 4 그리고 도 5를 참조하면, 메인 셀 영역과 더미 셀 영역을 갖는 반도체 기판(10)에 액티브 영역(11)과 필드 영역을 정의한 후, 상기 필드 영역에 필드 산화막(12)이 형성하고, 상기 액티브 영역(10) 상부에 워드라인(14), 스페이서 절연막(16)등을 구비한 억세스 트랜지스터를 형성한다. 그리고 상기 억세스 트랜지스터의 소오스 영역(17) 상부에는 제1층간절연막(20)을 소정 영역 식각하여 형성된 랜딩 패드(18)가 위치하고 있다. 상기 랜딩 패드(18) 상부에는 제2층간절연막(22)을 소정 영역 식각하여 형성된 스토리지 전극(24)이 하나의 패턴으로 형성되어 있다. 즉, 더미 셀의 스토리지 전극(24)을 각각의 억세스 트랜지스터가 각각의 스토리지 전극 패턴을 가지도록 분리시켜 형성하지 않고 하나의 패턴으로 형성함으로써, 다수개의 억세스 트랜지스터가 하나의 스토리지 전극 패턴을 공유하도록 하였다. 그리고 도 5에 있어 비트라인(21)이 제2층간절연막(22)내에 위치하고 있다.
한편, 상기 메인 셀 영역의 스토리지 전극(24)은 상기 액티브 영역(11)상에 베리드 콘택(BC)에 의해 상기 소오스 영역(17) 상부에 매트릭스 형태로 형성되어 있다.
일반적으로, 반도체 장치가 고집적화됨에 따라 메모리 셀을 이루는 패턴들의 크기가 점차 축소되어 가고 있는데, 이러한 축소된 패턴을 형성하기 위한 사진 공정시 특정 부위의 패턴이 커지거나 작아지는 소위, 로딩 효과(loading effect)가 발생하게 된다. 이러한 로딩 효과로 인하여 셀 영역의 가장자리에 위치하는 더미 셀의 스토리지 전극이 쓰러지게 되어 인접한 스토리지 전극간에 브리지를 유발시키는 문제점이 발생한다. 이러한 로딩 효과는 주로 셀 영역의 가장자리에서 빈번히 발생하게 되는데, 상기 도 3에서와 같이 더미 셀들의 스토리지 전극(24)을 하나의 패턴으로 형성함에 따라 로딩 효과를 크게 감소시켜 스토리지 전극간 브리지가 발생되는 문제점을 해소한다.
그러나, 도 5에서 보이는 것처럼 비트 라인(21)과 베리드 콘택(BC)이 서로전기적으로 단락되는 문제가 빈번히 발생한다. 따라서, 비트 라인과 베리드 콘택간에 전기적 단락이 발생할 경우 하나의 패턴으로 형성된 더미 셀들의 스토리지 전극과 비트라인이 연결되어 비트 라인의 로딩 캐패시터가 증가하여 데이터를 읽어내기 위한 센싱 과정에서 소프트 에러가 유발되는 문제점이 있다.
따라서 본 발명의 목적은, 셀 영역의 가장자리에 위치하는 더미 셀의 스토리지 전극이 쓰러져 인접한 스토리지 전극간에 브리지를 유발시키는 문제점을 해소할 수 있는 반도체 메모리 장치의 스토리지 전극 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 더미 셀의 비트 라인에 발생하는 로딩 캐패시터를 최소화할 수 있는 반도체 메모리 장치의 스토리지 전극 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 또 다른 목적은, 데이터 센싱시 소프트 에러를 유발시키지 않는 반도체 메모리 장치의 스토리지 전극 구조를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명에서는, 셀 영역에 메인 셀 영역 및 더미 셀 영역을 갖는 반도체 메모리 장치의 스토리지 전극 제조방법에 있어서, 반도체 기판에 억세스 트랜지스터를 형성한 뒤, 상기 반도체 기판 표면에 평탄화시키기 위한 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 선택적으로 식각하여 상기 억세스 트랜지스터의 불순물 확산 영역이 선택적으로 노출되도록 개구를 형성한 뒤, 캐패시터의 스토리지 전극용 도전물을 증착하는 단계와, 상기 더미 셀영역의 더미 셀들중 워드라인 방향으로 형성되어 적어도 하나 이상의 인접한 더미 셀들로 이루어진 더미 셀 쌍이 하나의 스토리지 전극 패턴을 공유하도록 상기 캐패시터 스토리지 전극요 도전물을 패터닝하는 단계를 구비함으을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법을 제공한다.
또한, 상기 목적들을 달성하기 위하여 본 발명에서는, 셀 영역에 메인 셀 영역 및 더미 셀 영역을 갖는 반도체 메모리 장치의 스토리지 전극 구조에 있어서, 반도체 기판에 일정간격을 갖는 복수개의 워드라인과, 상기 워드라인과 수직한 방향으로 일정간격을 갖는 비트라인과, 상기 워드라인 사이의 액티브 영역에 상기 비트라인을 전기적으로 연결시키는 다이렉트 콘택 및 캐패시터의 스토리지 전극을 연결시키는 베리드 콘택을 연결시키는 랜딩 패드와, 상기 더미 셀 영역에 적어도 하나 이상의 베리드 콘택을 연결시키는 랜딩 패드를 서로 연결하여 형성된 하나의 스토리지 전극 패턴 및 상기 메인 셀 영역에 매트릭스 형태로 상기 베리드 콘택을 연결시키는 랜딩 패드에 연결되도록 형성된 스토리지 전극 패턴을 구성하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 구조을 제공한다.
도 1은 반도체 장치의 개략도이다.
도 2는 종래 방법에 따른 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 3은 상기 도 2에 따른 레이아웃도를 나타낸다.
도 4는 상기 도 3의 B-B`에 따른 단면도이다.
도 5는 상기 도 3의 C-C`에 따른 단면도이다.
도 6은 본 발명의 제1실시예에 따른 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 7은 상기 도 6에 따른 레이아웃도를 나타낸다.
도 8은 상기 도 7의 D-D`에 따른 단면도이다.
도 9는 상기 도 7의 E-E`에 따른 단면도이다.
도 10은 본 발명의 제2실시예에 따른 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 11은 상기 도 10에 따른 레이아웃도를 나타낸다.
도 12는 상기 도 11의 F-F`에 따른 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 전극 106 : 스페이서 절연막
108 : 랜딩 패드 110 : 제1층간절연막
112 : 제2층간절연막 114 : 스토리지 전극
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 6은 본 발명의 제 1 실시예에 따른 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 6을 참조하면, 통상적으로 셀 영역은 메이 셀 영역과 더미 셀 영역으로 구분되여, 상기 더미 셀은 상기 메인 셀의 신뢰성을 보장하기 위해 상기 셀 영역의 가장자리에 형성된다. 그리고 워드 라인 방향(도면상 세로방향)으로 인접한 두 개의 더미 셀의 스토리지 전극이 서로 연결되어 하나의 패턴을 이루고 있다. 이처럼 인접한 더미 셀의 스토리지 전극을 하나의 패턴으로 형성함으로써, 사진공정시 로딩 효과를 감소시켜 셀 영역의 가장자리에 위치하는 더미 셀의 스토리지 전극이 쓰러지는 문제점을 해소할 수 있게 된다.
도 7은 상기 도 6에 따른 레이아웃도를 나타낸다.
도 7을 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 장치에 있어서 상기 셀 영역에 메인 셀 영역과 더미 셀 영역을 갖는 반도체 기판(도면에 도시하지 않았음)에 액티브 영역(101)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의한 후, 수직한 방향으로 일정간격을 갖는 복수개의 워드라인(104)을 형성하고, 상기 워드라인(104)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(111)이 형성되어 있다.
상기 복수개의 워드라인(104) 사이의 상기 액티브 영역(101)상에 공통 드레인 영역과 비트라인(111)을 전기적으로 연결시키는 다이렉트 콘택(Direct Contact:DC) 및 소오스 영역과 캐패시터의 스토리지 전극을 연결시키는 베리드 콘택(Buried Contact:BC)이 랜딩 패드(108)를 통해 형성되어 있다. 그리고, 워드 라인 방향으로 인접한 두 개의 더미 셀의 스토리지 전극(114)이 서로 연결되어 아령형의 패턴을 이루고 있다. 이때, 상기 스토리지 전극(114)은 도 7에 도시되어 있는아령형 이외에도 인접한 더미 셀의 스토리지 전극을 서로 연결할 수 있는 형태로 형성한다. 한편, 상기 메인 셀의 스토리지 전극(114)은상기 액티브 영역(101)상에 베리드 콘택(BC)과 연결되도록 매트릭스 형태로 형성되어 있다.
이와 같이, 셀 영역의 가장자리에 위치하고 있는 더미 셀의 스토리지 전극을 형성함에 있어서, 워드 라인 방향으로 인접한 두 개의 더미 셀의 스토리지 전극을 하나의 패턴으로 형성함으로써, 사진공정시 로딩 효과를 감소시킨다.
도 8은 상기 도 7의 D-D`에 따른 비트 라인 방향으로의 단면도이며, 도 9는 상기 도 7의 E-E`에 따른 워드 라인 방향으로의 단면도를 나타낸다.
도 7 및 도 8 그리고 도 9를 참조하면, 메인 셀 영역과 더미 셀 영역을 갖는 반도체 장치에 있어서, 보론(boron)등의 p형 불순물이 도핑되어 있는 반도체 기판(100)에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정을 실시하여 필드 산화막(102)을 형성함으로써 상기 반도체 기판(100)을 액티브 영역(101)과 필드 영역으로 구분한다. 이어서, 상기 반도체 기판(100)의 액티브 영역 상부에 건식 산화 또는 습식 산화 공정을 실시하여 게이트 산화막(도시하지 않음)을 형성한 후, 그 위에 다결정 실리콘등의 도전막을 형성하여 워드라인(104)을 형성한다. 그리고 나서, 산화막 또는 질화막등의 절연막을 이용하여 상기 게이트 전극(104)을 둘러싸는 스페이서 절연막(106)을 형성하여 게이트 영역을 형성한 뒤, 상기 게이트 영역을 자기정렬된 이온주입 마스크로 이용하여 인(Phosphorus)등의 n형 불순물을 반도체 기판(100) 하부로 이온주입함으로써 소오스/드레인(103,105)으로서 기능하는 불순물 확산영역을 형성하여 억세스 트랜지스터를 완성한다. 여기서, 상기 워드라인(104)은 다결정 실리콘막 이외에 도핑된 다결정 실리콘막과 금속 실리사이드막의 적층구조로 형성할 수도 있다.
계속해서, 상기 결과물의 상부에 도전막을 전면 증착한 뒤, 사진 및 식각공정을 실시하여 워드라인(104) 사이에 상기 억세스 트랜지스터의 불순물 확산영역에 접촉하는 랜딩 패드(108)를 형성한다. 그리고 나서, 상기 랜딩 패드(108)가 형성되어 있는 결과물의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하고 평탄화하여 제1층간절연막(110)을 형성한다. 이어서 절연막(115)을 증착하고 패터닝하여 드레인 영역(105)과 접촉하는 랜딩 패드(108)를 노출시키는 다이렉트 콘택홀(DC)을 형성한다. 다음 도전막을 전면에 증착하고 패터닝하여 비트라인(111)를 형성한다. 상기 비트라인(111)을 감싸는 제2층간절연막(112)을 화학기상증착 방법으로 결과물상에 형성한다. 상기 제 2 층간 절연막(112)은 평탄화공정(연마 또는 에치백 공정)에 의해 그 표면이 평탄화된다. 상기 제2층간절연막(112)에 사진 및 식각공정을 실시하여 상기 억세스 트랜지스터의 불순물 확산영역, 보다 상세하게는 소오스 영역(103)에 접촉하는 랜딩 패드(108)를 노출시키는 개구 즉, 베리드 콘택홀(BC)를 형성한다. 그리고 나서, 상기 소오스 영역(103)의 상부에 다결정 실리콘등의 도전막을 증착한 뒤, 패터닝하여 캐패시터의 하부전극으로서 기능하는 스토리지 전극(114)을 형성한다. 여기서, 상기 스토리지 전극(114)은 도시되어 있는 박스(box)형 이외에 실린더(cylinder)형또는 핀(fin)형 등의 다양한 형태로 형성한다. 여기에서 랜딩패드(108)을 형성하지 않고 각각 상기 드레인 영역(105) 및 소오스 영역(103)을 직접 노출시켜 상기 다이렉트 콘택홀(DC) 및 베리드 콘택홀(BC)를 형성할 수 있다.
상기 도 7의 D-D`에 따른 비트 라인 방향으로의 단면도를 나타내는 도 8을 참조하면, 더미 셀들의 스토리지 전극(114)의 패턴이 각각의 억세스 트랜지스터마다 각각 분리되어 형성되어 있음을 알 수 있다. 그러나, 상기 도 7의 E-E`에 따른 워드 라인 방향과 비트 라인 방향으로의 단면도를 나타내는 도 9를 참조하면, 메인 셀의 하나의 억세스 트랜지스터가 하나의 스토리지 전극 패턴을 가지고 있는데 비해 인접하는 두 개의 더미 셀들의 억세스 트랜지스터가 하나의 스토리지 전극(114) 패턴을 공유하고 있음을 알 수 있다.
이와 같이, 본 발명의 제1실시예에서는 셀 영역의 가장자리에 위치하는 더미 셀들중, 워드 라인 방향으로 인접한 두 개의 더미 셀이 하나의 스토리지 전극(114)패턴을 공유하도록 한다. 그 결과, 사진공정시 셀 영역 가장자리에서의 로딩 효과가 감소되어 셀 영역 가장자리에 위치한 더미 셀의 스토리지 전극 패턴이 쓰러져 브리지가 유발되는 문제점이 해소된다.
또한, 종래에는 워드 라인 방향으로 인접한 더미 셀들의 스토리지 전극은 물론, 비트 라인 방향으로 인접한 더미 셀들의 스토리지 전극 또한 하나의 패턴으로 연결되어 있어 비트 라인과 베리드 콘택간의 전기적 단락으로 인한 회로 오동작이 우려되었다. 그러나, 본 제1실시예에서는 비트 라인 방향으로 인접한 더미 셀의 스토리지 전극은 서로 연결하지 않고, 워드 라인 방향으로 인접하게 형성되어 있는더미 셀의 스토리지 전극(114)을 하나의 패턴으로 연결하여 형성한다. 따라서, 비트 라인과 베리드 콘택이 전기적으로 단락된다 하더라도 비트 라인 방향으로는 더미 셀들의 스토리지 전극이 분리되어 있는 상태이므로 비트 라인의 로딩 캐패시터를 최소화하여 데이터 센싱시 소프트 에러율을 크게 감소시킨다.
도 10은 본 발명의 제2실시예에 따른 상기 도 1의 "A" 영역의 개략적인 확대 평면도이다.
도 10을 참조하면, 셀 영역의 가장자리에 더미 셀들이 형성되어 있으며, 워드 라인 방향(도면상 세로방향)으로 인접한 두 개 또는 세 개의 더미 셀들의 스토리지 전극이 하나의 패턴으로 연결되어 있음을 알 수 있다. 보다 상세하게는, 워드 라인 방향으로 두 개의 더미 셀이 존재하는 경우에는 두 개의 더미 셀의 스토리지 전극이 연결되어 있고, 세 개 이상의 더미 셀이 존재하는 경우에는 세 개의 더미 셀의 스토리지 전극이 하나의 패턴으로 연결되어 있다.
이와 같이, 본 제2실시예에서는 워드 라인 방향으로 인접하는 두 개 또는 세 개의 더미 셀의 스토리지 전극들을 하나의 패턴으로 형성함으로써, 상기 제1실시예에서보다 사진공정시 셀 영역 가장자리의 로딩 효과를 보다 감소시킬 수 있는 장점이 있다.
도 11은 상기 도 10에 따른 레이아웃도를 나타낸다.
도 11을 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 장치에 있어서, 상기 셀 영역에 메인 셀 영역과 더미 셀 영역을 갖는 반도체 기판에 액티브 영역(201)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의한 후, 수직한방향으로 일정간격을 갖는 복수개의 워드라인(204)을 형성하고, 상기 워드라인(204)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(211)이 형성되어 있다. 상기 액티브 영역(201)의 공통 드레인 영역(205)과 비트라인(211)을 전기적으로 연결시키는 다이렉트 콘택(Direct Contact:DC) 및 액티브 영역(201)의 소오스 영역(203)과 캐패시터의 스토리지 전극을 연결시키는 베리드 콘택(Buried Contact:BC)이 랜딩 패드(208)를 통해 형성되어 있다. 그리고, 상기 워드 라인 방향으로 인접한 두 개 또는 세 개의 더미 셀의 스토리지 전극(214)이 서로 하나의 패턴으로 연결되어 있다.
이와 같이, 셀 영역의 가장자리에 위치하고 있는 더미 셀들의 스토리지 전극을 형성함에 있어서, 워드 라인 방향으로 인접한 두 개 또는 세 개의 더미 셀의 스토리지 전극을 하나의 패턴으로 형성함으로써, 사진공정시 로딩 효과를 감소시킨다.
도 12는 상기 도 11의 F-F`에 따른 워드 라인 방향으로의 단면도를 나타낸다.
도 12를 참조하면, 상기 제1실시예에서와 동일한 공정을 통하여 반도체 기판(200)에 필드 산화막(202), 소오스 영역(203), 랜딩 패드(208), 제1층간절연막(210), 비트라인(211), 상기 비트라인(211)을 감싸는 제2층간절연막(212) 및 절연층(215)을 형성한다. 그리고 나서, 워드 라인 방향으로의 세 개의 억세스 트랜지스터가 하나의 스토리지 전극(214) 패턴을 공유하도록 스토리지 전극을 하나의 패턴으로 형성한다.
이와 같이, 본 발명의 제2실시예에서는 워드 라인 방향으로 인접한 두 개 또는 세 개의 더미 셀이 하나의 스토리지 전극(210) 패턴을 공유하도록 함으로써, 상기 제1실시예에서보다 사진공정시 셀 영역 가장자리에서의 로딩 효과를 보다 감소시킬 수 있는 장점이 있다.
또한, 상기 제1실시예에서와 같이, 비트 라인 방향으로 인접한 더미 셀의 스토리지 전극은 서로 연결하지 않고, 워드 라인 방향으로 인접하게 형성되어 있는 더미 셀의 스토리지 전극(214)을 하나의 패턴으로 연결하여 형성한다. 따라서, 비트 라인과 베리드 콘택이 전기적으로 단락된다 하더라도 비트 라인 방향으로의 더미 셀들의 스토리지 전극은 서로 분리되어 있는 상태이므로 비트 라인의 로딩 캐패시터를 증가시키지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 셀 영역의 가장자리에 위치하는 더미 셀들의 스토리지 전극을 형성함에 있어서, 워드 라인 방향으로 인접한 적어도 두 개 이상의 더미 셀들이 하나의 스토리지 전극 패턴을 공유하도록 도전물을 패터닝한다. 그 결과, 사진공정시 셀 영역 가장자리에서의 로딩 효과가 감소되어 셀 영역 가장자리에 위치한 더미 셀의 스토리지 전극 패턴이 쓰러져 브리지가 유발되는 종래의 문제점이 해소된다.
또한, 비트 라인 방향으로 인접한 더미 셀들의 스토리지 전극을 각각 분리시켜 형성함으로써, 비트 라인과 베리드 콘택이 전기적으로 단락될 경우 발생되는 비트 라인의 로딩 캐패시터를 최소화하여 데이터 센싱시 소프트 에러율을 감소시킨다.

Claims (7)

  1. 셀 영역에 메인 셀 영역 및 더미 셀 영역을 갖는 반도체 메모리 장치의 커패시터의 스토리지 전극 제조방법에 있어서,
    반도체 기판에 억세스 트랜지스터를 형성한 뒤, 상기 반도체 기판 표면에 층간 절연막을 증착하는 단계와;
    상기 층간 절연막을 선택적으로 식각하여 상기 억세스 트랜지스터의 불순물 확산 영역이 선택적으로 노출되도록 개구를 형성한 뒤, 캐패시터의 스토리지 전극용 도전물을 증착하는 단계와;
    상기 더미 셀 영역의 더미 셀들중 워드라인 방향으로 형성되어 적어도 하나 이상의 인접한 더미 셀들로 이루어진 더미 셀 쌍이 하나의 스토리지 전극 패턴을 공유하도록 상기 캐패시터 스토리지 전극요 도전물을 패터닝하는 단계를 구비함으을 특징으로 하는 반도체 메모리 장치의 커패시터의 스토리지 전극 제조방법.
  2. 제 1항에 있어서, 상기 캐패시터 스토리지 전극용 도전물은 박스형, 실린더형 또는 핀형등의 다양한 형태로 패터닝함을 특징으로 하는 반도체 메모리 장치의 캐패시터의 스토리지 전극 제조 방법.
  3. 셀 영역에 메인 셀 영역 및 더미 셀 영역을 갖는 반도체 메모리 장치의 커패시터의 스토리지 전극 구조에 있어서,
    반도체 기판에 일정간격을 갖는 복수개의 워드라인과;
    상기 워드라인과 수직한 방향으로 일정간격을 갖는 비트라인과;
    상기 워드라인 사이의 액티브 영역에 상기 비트라인을 전기적으로 연결시키는 다이렉트 콘택 및 캐패시터의 스토리지 전극을 연결시키는 베리드 콘택과;
    상기 더미 셀 영역에 워드라인 방향으로 적어도 하나 이상의 베리드 콘택을 서로 연결하여 형성된 하나의 스토리지 전극 패턴 및 상기 메인 셀 영역에 매트릭스 형태로 각각의 상기 베리드 콘택에만 연결되어 형성된 스토리지 전극 패턴을 구성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터의 스토리지 전극 구조.
  4. 제3항에 있어서, 상기 더미 셀 영역의 스토리지 전극 패턴은 아령형임을 특지으로 하는 반도체 메모리 장치의 커패시터의 스토리지 전극 구조.
  5. 제3항에 있어서, 상기 더미 셀 영역의 스토리지 전극 패턴은 두 개 또는 세 개의 베리드 콘택이 서로 연결됨을 특징으로 하는 반도체 메모리 장치의 커패시터의 스토리지 전극 구조.
  6. 제3항에 있어서, 상기 액티브 영역상에 상기 다이렉트 콘택을 연결시키는 제 1 랜딩패드을 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터의 스토리지 전극 구조.
  7. 제3항에 있어서, 상기 액티브 영역상에 상기 베리드 콘택을 연결시키는 제 2 랜딩패드를 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터의 스토리지 전극 구조.
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