KR100328599B1 - 반도체 메모리소자의 커패시터 및 그 제조방법 - Google Patents

반도체 메모리소자의 커패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리소자의 커패시터 및 그 제조방법을 개시한다. 이에 의하면, 층간절연막의 매몰콘택홀을 거쳐 셀 패드에 전기적으로 연결되는 스토리지전극의 바 패턴을 사진식각공정에 의해 층간절연막 상에 형성하고, 스토리지전극 간의 전기적 분리를 보장하기 위해 추가로 오버에칭을 실시하고, 스토리지전극의 바 패턴의 양 측벽에 스토리지전극의 도전성 스페이서를 형성하고, 스토리지전극의 바 패턴과 도전성 스페이서 상에 유전막을 적층하고 유전막 상에 플레이트전극을 적층한다.
따라서, 본 발명은 스토리지전극의 바 패턴과 매몰콘택홀과의 부정합으로 인하여 매몰콘택홀 내의 스토리지전극이 일부분 노출되고 오버에칭에 의해 노출된 부분의 스토리지전극에 식각홈이 형성되더라도 도전성의 스페이서가 식각홈을 메우므로 스토리지전극 상의 유전막의 항복전압을 높인다. 또한, 유전막이나 플레이트전극의 형성을 위한 후속공정에서 스토리지전극의 바 패턴이 쓰러지지 않고, 스토리지전극의 바 패턴과 셀 패드와의 매몰콘택저항이 높아지지 않는다. 이는 반도체 메모리소자의 수율 향상을 가져온다.

Description

반도체 메모리소자의 커패시터 및 그 제조방법{capacitor of semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리소자의 커패시터에 관한 것으로, 보다 상세하게는 스토리지전극과 매몰콘택홀과의 부정합에 영향을 받지 않도록 하여 스토리지전극과 플레이트전극 사이의 유전막의 항복전압을 강화하도록 한 반도체 메모리소자의 커패시터 및 그 제조방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리소자의 고집적화를 위해 메모리셀의 밀도가 높아짐에 따라 메모리셀의 면적이 축소되어 왔다. 메모리셀의 면적축소는 메모리셀의 커패시터의 면적 축소를 가져오는데 이는 커패시터의 커패시턴스 감소를 초래한다. 그러므로, 디램의 고접적화를 위해서는 메모리셀의 밀도 증가와 더불어 커패시터의 커패시턴스 증가가 필수적이다. 커패시터의 커패시턴스 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하기 때문에 커패시터의 커패시턴스 증가에 관하여 많은 연구가 이루어져 왔다. 이들 대부분은 메모리셀의 커패시터를 구성하는 스토리지전극의 구조에 관한 것으로, 후지쯔(Fujitsu)사의 핀(pin) 구조 전극, 도시바(Toshiba) 사의 박스(box) 구조 전극, 미쓰비시(Mitsubishi) 사의 원통(cylindrical) 구조 전극 등이 그 주류를 이루어 왔다. 스토리지전극의 구조를 개선하여 커패시터의 커패시턴스를 증가시키고자 하는 시도는 디자인룰의 한계 및 복잡한 공정에 의한 에러율 증가 등의 문제점 때문에 그 제조 가능성에 대해 회의적인 평가를 받아 왔다. 그래서, 이들 문제점을 극복하기 위한 새로운 메모리셀의 커패시터 제조방법에 대한 필요성이 절실히 요구되어 왔다.
최근에는 비트라인보다 높은 위치에 커패시터를 형성한 COB(capacitor over bitline) 구조의 메모리셀이 64메가 디램이나 256메가 디램에 적합한 메모리셀로서 주목받기 시작하였다. COB 구조의 메모리셀의 밀도를 높이기 위해서는 스토리지전극의 피치(pitch)가 축소되고 매몰콘택홀(buried contact hole)의 사이즈도 함께 축소되어야 한다. 하지만, 매몰콘택홀의 사이즈를 축소하는데 기존의 제조공정으로는 한계가 있기 때문에 이런 한계를 극복하기 위해 감광막 플로우공정을 도입하거나 층간절연막의 에칭방법을 개선하여 왔다. 즉, 감광막 플로우공정의 경우, 형성하고자 하는 매몰콘택홀의 사이즈보다 큰 개구부를 갖는 감광막의 패턴을 층간절연막 상에 형성하고 감광막의 패턴을 마스크로 이용하여 층간절연막을 일정 깊이만큼 식각한 식각홈부를 형성한 후, ADI(as development inspection) 상태인 감광막의 패턴을 식각홈부의 저면 가장자리부로부터 저면 중앙부로 일정 폭만큼 플로우시키고 플로운된 감광막의 패턴을 마스크로 이용하여 식각홈부의 노출된 층간절연막을 그 아래의 셀 패드가 노출될 때까지 식각함으로써 원하는 작은 사이즈의 매몰콘택홀을 형성할 수 있다. 그러나, 상기 플로우된 감광막의 패턴을 마스크로 이용하여 층간절연막의 노출된 부분을 수직 에칭하고 나면, 매몰콘택홀의 톱 CD(critical dimension)가 작아지나 매몰콘택홀의 중간 CD나 바텀 CD가 커진다. 이로써, 매몰콘택홀과 비트라인 간의 마진이 감소하는데 이는 비트라인과 스토리지전극의 전기적 절연을 악화시키고 나아가 반도체 메모리소자의 수율 저하 및 특성 불량을 가져온다. 이를 개선하기 위해 상기 플로우된 감광막의 패턴을 마스크로 이용하여 층간절연막의 노출된 부분을 그 아래의 셀 패드가 노출될 때까지 수직 에칭 대신에 경사 에칭하고 나면, 매몰콘택홀의 톱 CD가 커지나 매몰콘택홀의 중간 CD나 바텀 CD가 작아진다. 이로써, 매몰콘택홀과 비트라인 간의 마진이 커져서 반도체 메모리소자의 수율 저하 및 특성 불량을 개선할 수 있으나, 매몰콘택홀의 작아진 바텀 CD로 인하여 셀 패드가 노출되지 않을 가능성이 높으므로 스토리지전극과 셀 패드가 전기적으로 연결되지 어렵다. 그래서, 매몰콘택홀의 바텀 CD를 크게 하기 위해 제조공정상의 허용 범위 내에서 톱 CD를 가능한 한 크게 하는 방향으로 메모리셀의 커패시터 제조방법을 개발하여 왔다.
그런데, 종래의 반도체 메모리소자의 커패시터에서는 도 1에 도시된 바와 같이, P형 실리콘기판(10)의 필드영역에 필드산화막(11)이 형성되고, 필드산화막(11) 사이의 액티브영역에 N+ 확산영역의 소오스(S)가 형성되고, 소오스(S) 상에 다결정실리콘층의 셀 패드(40)가 형성되고, 실리콘기판(10)의 전면 상에 층간절연막(50)이 표면 평탄화를 이루며 셀 패드(40)의 상부면 높이보다 두꺼운 두께로 형성된다. 셀 패드(40)의 상부면보다 높게 위치하며 셀 패드(40) 사이의 층간절연막(50) 내에 비트라인(60)이 형성되고, 층간절연막(50)의 매몰콘택홀(53)을 거쳐 셀 패드(40)에 전기적으로 연결되도록 스토리지전극의 바 패턴(70)이 층간절연막(50) 상에 형성되고, 스토리지전극의 바 패턴(70)에 O/N/O(oxide/nitride/oxide) 구조의 유전막(80)을 개재하며 플레이트전극(90)이 형성된다. 비트라인(60)은 다결정실리콘층(61)과, 다결정실리콘층(61)의 저항을 줄여주기 위해 다결정실리콘층(61) 위에 위치한 실리사이드층(63)으로 이루어질 수 있다.
이와 같이 구성되는 메모리셀의 경우, 셀 패드(40)의 상부면을 노출하는 매몰콘택홀(53)을 갖는 층간절연막(50)에 스토리지전극용 도전층인 다결정실리콘층을 매몰콘택홀(53)을 메우면서도 스토리지전극의 바 패턴(70)의 형성을 위한 두께로 적층하고, 스토리지전극의 바 패턴(70)을 형성하기 위해 불필요한 부분의 다결정실리콘층을 그 아래의 층간절연막(50)이 노출될 때까지 에칭한다. 이후, 스토리지전극의 바 패턴(70) 간의 전기적 분리를 보장하기 위해 상기 다결정실리콘층의 오버에칭을 추가로 진행한다.
그러나, 제조공정의 허용 범위 내에서 스토리지전극의 바 패턴(70)과 매몰콘택홀(53)과의 부정합이 발생하더라도 스토리지전극의 바 패턴(70)이 매몰콘택홀(53)을 완전히 커버하지 못하고 매몰콘택홀(53) 내의 스토리지전극이 일부 노출되는 경우가 다발한다. 이러한 경우, 후속의 오버에칭이 추가로 진행되는 동안 매몰콘택홀(53) 내의 노출된 스토리지전극의 부분에 식각홈(71)이 유발된다. 이로써, 유전막(80)이 스토리지전극의 바 패턴(70)에 적층될 때 식각홈(71)에 다른 부분과 균일 두께로 적층되지 않으므로 유전막(80)의 항복전압이 낮아지는데, 이는 반도체 메모리소자의 커패시터의 신뢰성 저하를 가져온다.
더욱이, 매몰콘택홀(53)의 상측부에서 스토리지전극의 폭이 당초의 폭보다 좁아지므로 이 부분에서의 스토리지전극이 기계적 취약성을 나타내므로 유전막(80) 또는 플레이트전극(90)의 형성을 위한 후속 공정이 진행되는 도중에 스토리지전극의 바 패턴(70)이 쓰러지거나, 비록 스토리지전극의 바 패턴(70)이 쓰러지지 않더라도 셀 패드(40)와 스토리지전극의 바 패턴(70)과의 매몰콘택저항이 높아진다. 이는 반도체 메모리소자의 커패시터의 특성 불량을 가져오고 나아가 반도체 메모리소자의 수율 저하를 가져온다.
따라서, 본 발명의 목적은 스토리지전극과 매몰콘택홀과의 부정합이 발생하더라도 스토리지전극과 플레이트전극 사이의 유전막의 항복전압을 강화하도록 한 반도체 메모리소자의 커패시터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 스토리지전극의 바 패턴의 쓰러짐을 방지하도록 한 반도체 메모리소자의 커패시터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 스토리지전극의 바 패턴과 셀 패드와의 매몰콘택저항을 감소시키도록 한 반도체 메모리소자의 커패시터 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 메모리소자의 커패시터를 나타낸 단면도.
도 2는 본 발명에 의한 반도체 메모리소자의 커패시터를 나타낸 단면도.
도 3 내지 도 7은 본 발명에 의한 반도체 메모리소자의 커패시터 제조방법을 나타낸 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리소자의 커패시터는
층간절연막의 매몰콘택홀을 거쳐 노출된 셀 패드를 갖는 기판;
상기 매몰콘택홀을 거쳐 상기 셀 패드에 전기적으로 연결되도록 상기 층간절연막 상에 형성된 바 패턴과, 상기 바 패턴의 측벽에 형성된 도전성 스페이서를 갖는 스토리지전극;
상기 스토리지전극 상에 형성된 유전막; 그리고
상기 유전막을 개재하며 상기 스토리지전극 상에 형성된 플레이트전극을 포함하는 것을 특징으로 한다.
바람직하게는 상기 스페이서가 상기 바 패턴과 동질의 다결정실리콘층으로 이루어지거나 이질의 재질로 이루어질 수 있다. 상기 스페이서 하측부의 폭이 60nm 이상으로 결정되는 것이 바람직한다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리소자의 커패시터 제조방법은
셀 패드를 갖는 기판을 준비하는 단계;
상기 기판 상에 상기 셀 패드를 노출하는 매몰콘택홀을 갖는 층간절연막을 형성하는 단계;
상기 매몰콘택홀을 거쳐 상기 셀 패드에 전기적으로 연결되도록 상기 층간절연막 상에 스토리지전극의 바 패턴을 형성하는 단계;
상기 바 패턴의 측벽에 스토리지전극의 도전성 스페이서를 형성하는 단계;
상기 스토리지전극 상에 유전막을 형성하는 단계; 그리고
상기 유전막을 개재하며 상기 스토리지전극 상에 플레이트전극을 형성하는 포함하는 것을 특징으로 한다.
바람직하게는 상기 스페이서를 상기 바 패턴과 동질의 다결정실리콘층으로 형성하거나 이질의 재질로 형성할 수 있다. 상기 스페이서 하측부의 폭을 60nm 이상으로 형성한다.
따라서, 본 발명은 매몰콘택홀 내의 스토리지전극의 바 패턴에 식각홈이 형성되더라도 도전성 스페이서가 스토리지전극의 바 패턴 측벽에 형성되면서 식각홈을 메우므로 유전막의 항복전압을 강화한다. 또한, 스토리지전극의 바 패턴의 쓰러짐이나 매몰콘택저항의 증가를 방지하여 반도체 메모리소자의 수율을 높인다.
이하, 본 발명에 의한 반도체 메모리소자의 커패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 의한 반도체 메모리소자의 커패시터를 나타내기 위한 단면도이다. 도 1의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다. 도 2를 참조하면, 본 발명의 반도체 메모리소자의 커패시터에서는 제 1 도전형인 P형 실리콘기판(10)의 필드영역에 필드산화막(11)이 형성되고, 필드산화막(11) 사이의 액티브영역에 N+ 확산영역의 소오스(S)가 형성되고, 소오스(S) 상에 셀 패드(40)가 형성되고, 실리콘기판(10)의 전면 상에 층간절연막(50)이 표면 평탄화를 이루며 셀 패드(40)의 높이보다 두껍게 형성된다. 셀 패드(40)의 상부면보다 높은 위치에 위치하며 셀 패드(40) 사이의 층간절연막(50) 내에 비트라인(60)이 형성되고, 층간절연막(50)의 매몰콘택홀(53)을 거쳐 해당 셀 패드(40)에 전기적으로 연결되도록 스토리지전극의 바 패턴(70)이 층간절연막(50) 상에 형성되고, 스토리지전극의 바 패턴(70)의 측벽에 스토리지전극의 도전성 스페이서(73)가 형성되고, 스토리지전극의 바 패턴(70)과 도전성 스페이서(73) 상에 O/N/O(oxide/nitride/oxide) 구조의 유전막(80)을 개재하며 플레이트전극(90)이 적층된다. 비트라인(60)은 다결정실리콘층(61)과, 다결정실리콘층(61)의 저항을 줄여주기 위해 다결정실리콘층(61) 위에 위치한 실리사이드층(63)으로 이루어질 수 있다. 스페이서(73)는 스토리지전극의 바 패턴(70)과 동질인 다결정실리콘층으로 이루어지거나 이질의 도전물질로 이루어질 수 있다. 여기서, 층간절연막(50)이 하나의 층으로 도시되어 있으나 실제로는 재질이 다른 여러 층으로 이루어질 수 있다. 물론, 본 단면도에서 도시될 수 없지만, 실제로는 비트라인(60)이 층간절연막(60)의 직접콘택홀(direct contact hole)을 거쳐 전기적으로 연결됨은 자명한 사실이다.
이와 같이 구성된 반도체 메모리소자의 커패시터에서는 스토리지전극의 바 패턴(70)이 층간절연막(50) 상에 1μm의 높이를 갖고, 바 패턴(70)의 바텀 CD가 0.25μm이고, 매몰콘택홀(53)의 톱 CD가 0.23μm이고, 바 패턴(70)과 매몰콘택홀(53)의 오버랩 마진이 0.02μm이고, 바 패턴(70)의 포토공정상의 부정합 마진이 80nm인 경우, 제조공정상의 허용 범위 내에서 스토리지전극의 바 패턴(70)과 매몰콘택홀(53)과의 부정합이 발생하여 스토리지전극의 바 패턴(70)이 매몰콘택홀(53)을 완전히 커버하지 못하고 매몰콘택홀(53) 내의 스토리지전극이 일부 노출된다고 가정하면, 후속의 오버에칭이 추가로 진행되는 동안 종래와 마찬가지로 매몰콘택홀(53) 내의 노출된 스토리지전극의 부분에 식각홈(71)이 유발된다.
그러나, 도전성 스페이서(73)가 스토리지전극의 바 패턴(70)의 측벽에 형성되면서 식각홈(71)을 메워준다. 이때, 스페이서(73)의 하측부 폭(W)은 바 패턴(70) 간의 간격이 0.24μm인 것을 고려하여 60nm 이상으로 유지되는 것이 바람직하다.
따라서, 본 발명은 유전막(80)을 스토리지전극의 바 패턴(70)과 스페이서(73)의 표면 상에 균일 두께로 적층하기가 쉬우므로 스토리지전극의 식각홈(71)이 형성되는 것에 전혀 영향을 받지 않고 유전막(80)의 항복전압 저하를 개선할 수 있다. 더욱이, 매몰콘택홀(53)의 상측부에서의 스토리지전극의 폭이 좁아지지 않고 당초의 폭을 그대로 유지되므로 유전막(80) 또는 플레이트전극(90)의 형성을 위한 후속 공정이 진행되는 도중에 스토리지전극의 바 패턴(70)이 쓰러지지 않을 뿐만 아니라 스토리지전극의 바 패턴(70)과 셀 패드(40)와의 매몰콘택저항이 높아지지 않는다. 이는 반도체 메모리소자의 커패시터의 양호한 특성을 가져오고 나아가 반도체 메모리소자의 수율을 높여준다.
이하, 본 발명에 의한 반도체 메모리소자의 커패시터 제조방법을 도 3 내지 도 7을 참조하여 설명하기로 한다. 도 3 내지 도 7은 본 발명에 의한 반도체 메모리소자의 커패시터 제조방법을 나타낸 공정도이다. 도 2의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3을 참조하면, 먼저, 메모리셀을 위한 실리콘기판(10)의 액티브영역을 한정하기 위해 실리콘기판(10)의 필드영역에 필드산화막(11)을 STI(shallow trench isolation) 공정 또는 LOCOS(local oxidation of silicon) 공정에 의해 형성하고, 실리콘기판(10)의 열산화공정에 의해 게이트산화막(13)을 성장시킨다. 그런 다음, 게이트산화막(13)과 필드산화막(11) 상에 도전층, 예를 들어 다결정실리콘층(21)을 적층하고 그 위에 다결정실리콘층(21)의 저항을 줄이기 위한 실리사이드층(23), 예를 들어 텅스텐실리사이드층을 형성한다. 이후, 실리사이드층(23) 상에 예를 들어 하층의 질화막과 상층의 고온산화막으로 이루어진 절연막(40)을 적층한다. 이어서, 사진식각공정에 의해 워드라인에 해당하는 부분에만 절연막(40)을 남기고 나머지 부분의 절연막(40)을 텅스텐 실리사이드층(23)이 노출될 때까지 제거한다. 그 다음, 남은 절연막(40)의 패턴을 마스크로 이용하여 실리사이드층(23)과 다결정실리콘층(21)을 그 아래의 게이트산화막(13)이 노출될 때까지 식각하여 게이트전극(20)의 패턴을 형성한다.
게이트전극(20)의 형성이 완료되고 나면, 게이트전극(20)을 마스크로 이용하여 트랜지스터의 액티브영역에 인과 같은 N형의 불순물을 저농도로 이온주입한 후 실리콘기판(10)의 전면에 산화막과 같은 절연막을 두껍게 적층하고 이를 액티브영역의 실리콘기판(10)이 노출될 때까지 에치백하여 게이트전극(20) 및 절연막(25)의 양측벽에 절연막의 스페이서(27)를 형성한다. 이어서, 게이트전극(20)과 스페이서(27)를 마스크로 이용하여 액티브영역에 인을 고농도로 이온주입하여 소오스/드레인(S/D)을 형성한다.
소오스/드레인(S/D)의 형성이 완료되고 나면, O3-TEOS CVD공정을 이용하여 상기 결과 구조물 상에 제 1 층간절연막(51)을 임의의 두께, 예를 들어 형성할 셀 패드(40)의 높이 이상의 두께로 적층하고 이를 에치백공정 또는 CMP(chemical mechanical polishing) 공정에 의해 셀 패드(40)의 높이로 평탄화한다. 그런 다음, 셀 패드(40)를 위한 부분의 제 1 층간절연막(51)을 그 아래의 소오스(S)가 노출될 때까지 사진식각공정에 의해 식각하여 셀 패드(40)를 위한 개구부를 형성하고, 셀 패드(40)를 위한 도전층, 예를 들어 다결정실리콘층을 상기 개구부를 채울 정도의 두꺼운 두께로 제 1 층간절연막(51) 상에 적층하고 이를 에치백공정으로 상기 개구부 외측의 제 1 층간절연막(51) 상의 다결정실리콘층을 제거한다. 따라서, 셀 패드(40)가 소오스(S)에 전기적으로 연결되면서 제 1 층간절연막(51)에 평탄화를 이룬다.
도 4를 참조하면, 셀 패드(40)의 형성이 완료되고 나면, O3-TEOS CVD공정을 이용하여 셀 패드(40)와 제 1 층간절연막(51) 상에 제 2 층간절연막(55)을 셀 패드(40)와 향후 형성될 비트라인(60)과의 전기적 절연에 필요한 두께로 적층하고, 사진식각공정에 의해 제 2, 1 층간절연막(55),(53)의 일부 영역에 도 3의드레인(D)의 일부를 노출하기 위한 직접콘택홀(도시 안됨)을 형성한다. 그런 다음, 제 2 층간절연막(55) 상에 비트라인(60)을 위한 도전층, 예를 들어 다결정실리콘층(61)을 상기 직접콘택홀을 충분히 채울 정도의 두께로 적층하고 그 위에 다결정실리콘층(61)의 저항을 줄여주기 위한 실리사이드층(63), 예를 들어 텅스텐실리사이드층을 적층한 후 실리사이드층(63)과 다결정실리콘층(61)을 사진식각공정에 의해 비트라인(60)의 패턴으로 셀 패드(40) 사이의 필드산화막(11) 상에 형성한다.
도 5를 참조하면, 비트라인(60)의 형성이 완료되고 나면, O3-TEOS CVD공정을 이용하여 비트라인(60)과 제 2층간절연막(57) 상에 제 3 층간절연막(59)을 적층하고 이를 에치백공정과 화학기계연마공정에 의해 표면 평탄화한다. 여기서, 제 3, 2 층간절연막(57),(55)의 총 두께는 제 3, 2 층간절연막(57),(55)에 형성될 매몰콘택홀(53)의 바텀 CD를 고려하여 8000Å로 결정하는 것이 바람직하다.
이후, 셀 패드(40)를 노출시키는 매몰콘택홀(53)을 사진식각공정에 의해 제 3, 2 층간절연막(57),(53)의 일부분에 형성한다. 이때, 제 3, 2 층간절연막(57),(53)을 경사 에칭하는 것이 통상적이다. 이에 대한 상세한 설명은 이미 기술하였으므로 설명의 중복의 피하기 위해 이에 대한 기술을 생략하기로 한다.
이어서, 제 3 층간절연막(57) 상에 스토리지전극을 위한 도전층, 예를 들어 다결정실리콘층을 매몰콘택홀(53)을 충분히 메울 수 있고, 또한 스토리지전극의 바 패턴(70)을 위한 높이에 해당하는 두께, 예를 들어 1μm의 두께로 적층하고, 이를 사진식각공정에 의해 스토리지전극의 바 패턴(70)으로 형성한다. 이때, 제조공정상의 허용 범위 내에서 스토리지전극의 바 패턴(70)과 매몰코택홀(53)의 부정합이 발생하는 경우, 매몰콘택홀(53) 내의 스토리지전극이 일부 노출된다. 이후, 스토리지전극의 바 패턴(70) 간의 전기적 분리를 보장하기 위해 상기 다결정실리콘층을 오버에칭하는 동안, 매몰콘택홀(53) 내의 노출된 스토리지전극에 식각홈(71)이 형성된다.
도 6을 참조하면, 그런 다음, 스토리지전극의 바 패턴(70)을 포함한 제 3 층간절연막(57) 상에 스토리지전극의 도전성 스페이서(73)를 위한 도전층, 예를 들어 다결정실리콘층을 적층하고 이를 에치백하여 스토리지전극의 바 패턴(70)의 양 측벽에 스페이서(73)를 형성한다. 여기서, 스페이서(73)의 하측부의 폭(W)은 도 2의 구조 설명에서 언급한 바와 같이, 60nm 이상으로 결정되는 것이 바람직하다. 스페이서(73)는 스토리지전극의 바 패턴(70)과 동질인 다결정실리콘층이나 이질의 도전층으로 형성하여도 무방하다.
도 7을 참조하면, 스토리지전극의 형성이 완료되고 나면, 스토리지전극의 바 패턴(70)과 스페이서(73) 상에 O/N/O 구조의 유전막(80)을 균일한 두께로 적층하고, 유전막(80)을 개재하며 스토리지전극들 상에 공통의 플레이트전극(90)을 위한 도전층을 적층하여 본 발명의 공정을 완료한다.
따라서, 본 발명은 식각홈(71)이 노출된 스토리지전극의 바 패턴(70)에 유전막(80)을 적층함으로써 유전막(80)의 항복전압이 낮아지는 취약성을 갖는 종래와는달리, 스토리지전극의 바 패턴(70)에 식각홈(71)이 형성되더라도 스페이서(73)가 식각홈(71)을 메운 후 스토리지전극의 바 패턴(70)과 스페이서(73) 상에 유전막(80)을 적층하므로 스토리지전극의 전 표면 상에 유전막(80)을 균일한 두께로 적층할 수 있고 나아가 유전막(80)의 항복전압을 높인다.
또한, 매몰콘택홀(53)의 상측부에서 스토리지전극의 폭이 종래와 달리 전혀 좁아지지 않으므로 유전막(80)이나 플레이트전극(90)을 위한 공정을 진행하는 동안 스토리지전극의 바 패턴(70)이 쓰러지지 않고, 스토리지전극의 바 패턴(70)과 셀 패드(40)와의 매몰콘택저항이 높아지지 않는다. 이는 반도체 메모리소자의 수율 향상을 가져온다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 층간절연막의 매몰콘택홀을 거쳐 셀 패드에 전기적으로 연결되는 스토리지전극의 바 패턴을 사진식각공정에 의해 층간절연막 상에 형성하고, 스토리지전극 간의 전기적 분리를 보장하기 위해 추가로 오버에칭을 진행하고, 스토리지전극의 바 패턴의 양 측벽에 스토리지전극의 도전성 스페이서를 형성하고, 스토리지전극의 바 패턴과 도전성 스페이서 상에 유전막을 적층하고 유전막 상에 플레이트전극을 적층한다.
따라서, 본 발명은 스토리지전극의 바 패턴과 매몰콘택홀과의 부정합으로 인하여 매몰콘택홀 내의 스토리지전극이 일부분 노출되고 오버에칭에 의해 노출된 부분의 스토리지전극에 식각홈이 형성되더라도 도전성의 스페이서가 식각홈을 메우므로 스토리지전극 상의 유전막의 항복전압을 높인다. 또한, 유전막이나 플레이트전극의 형성을 위한 후속공정에서 스토리지전극의 바 패턴이 쓰러지지 않고, 스토리지전극의 바 패턴과 셀 패드와의 매몰콘택저항이 높아지지 않는다. 이는 반도체 메모리소자의 수율 향상을 가져온다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (8)

  1. 층간절연막의 매몰콘택홀을 거쳐 노출된 셀 패드를 갖는 기판;
    상기 매몰콘택홀을 거쳐 상기 셀 패드에 전기적으로 연결되도록 상기 층간절연막 상에 형성된 바 패턴과, 상기 층간절연막의 상부와 상기 바 패턴의 측벽에 형성된 도전성 스페이서를 갖는 스토리지전극;
    상기 스토리지전극 상에 형성된 유전막; 그리고
    상기 유전막을 개재하여 상기 스토리지전극 상에 형성된 플레이트전극을 포함하는 반도체 메모리소자의 커패시터.
  2. 제 1 항에 있어서, 상기 스페이서가 상기 바 패턴과 동질의 다결정실리콘층으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 커패시터.
  3. 제 1 항에 있어서, 상기 스페이서가 상기 바 패턴과 이질의 재질로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 커패시터.
  4. 제 1 항에 있어서, 상기 스페이서 하측부의 폭이 60nm 이상인 것을 특징으로하는 반도체 메모리소자의 커패시터.
  5. 셀 패드를 갖는 기판을 준비하는 단계;
    상기 기판 상에 상기 셀 패드를 노출하는 매몰콘택홀을 갖는 층간절연막을 형성하는 단계;
    상기 매몰콘택홀을 거쳐 상기 셀 패드에 전기적으로 연결되도록 상기 층간절연막 상에 스토리지전극의 바 패턴을 형성하는 단계;
    상기 층간절연막의 상부와 상기 바 패턴의 측벽에 접촉되도록 스토리지전극의 도전성 스페이서를 형성하는 단계;
    상기 스토리지전극 상에 유전막을 형성하는 단계; 그리고
    상기 유전막을 개재하여 상기 스토리지전극 상에 플레이트전극을 형성하는 포함하는 반도체 메모리소자의 커패시터 제조방법.
  6. 제 5 항에 있어서, 상기 스페이서를 상기 바 패턴과 동질의 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 제조방법.
  7. 제 5 항에 있어서, 상기 스페이서를 상기 바 패턴과 이질의 재질로 형성하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 제조방법.
  8. 제 5 항에 있어서, 상기 스페이서 하측부의 폭을 60nm 이상으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 제조방법.
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