JP3449414B2 - 半導体メモリ素子のキャパシタ製造方法 - Google Patents

半導体メモリ素子のキャパシタ製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
キャパシタに係るもので、詳しくは、ストレージ電極と
埋没コンタクトホールとの不整合に影響を受けないよう
にして、ストレージ電極とプレート電極との間の誘電体
膜の降伏電圧を強化させることができる半導体メモリ素
子のキャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、DRAMのような半導体メモリ素子
の高集積化のためメモリセルの密度が高くなるに従いメ
モりセルの面積が縮小されてきた。メモリセルの面積縮
小はメモリセルのキャパシタの面積縮小をもたらして、
キャパシタのキャパシタンス減少を招来する。それで、
DRAMの高集積化のためは、メモリセルの密度増加と共に
キャパシタのキャパシタンス増加が必修である。
【０００３】キャパシタのキャパシタンス増加は、メモ
リセルの読出し能力を向上させ、ソフトエラー率を減少
させる役割をするため、キャパシタのキャパシタンス増
加に対する多くの研究がなされてきた。これらの大方は
メモリセルのキャパシタを構成するストレージ電極の構
造に関するもので、富士通株式会社のピン(pin)構造電
極、株式会社東芝のボックス(box)構造電極、三菱電機
株式会社の円筒(cylindrical)構造電極などがその主流
をなしてきた。
【０００４】ストレージ電極の構造を改善してキャパシ
タのキャパシタンスを増加させようとする試みは、デザ
インルールの限界及び複雑な工程によるエラー率増加な
どの問題点のため、その製造可能性に対し懐疑的な評価
を受けてきた。それで、このような問題点を克服するた
め新しいメモリセルのキャパシタ製造方法に対する必要
性が切実に求められてきた。
【０００５】最近、ビットラインよりも高い位置にキャ
パシタを形成したCOB(CapacitorOver Bitline)構造のメ
モリセルが64メガDRAM及び256メガDRAMに適合したメモ
リセルとして注目を浴びている。COB構造のメモリセル
の密度を高めるためには、ストレージ電極のピッチが縮
小され埋没コンタクトホールのサイズも共に縮小されな
ければならない。
【０００６】しかし、埋没コンタクトホールのサイズを
縮小するには既存の製造工程を用いては限界があるた
め、これを克服できるように感光膜フロー工程を導入す
るか、層間絶縁膜のエッチング方法を改善してきた。即
ち、感光膜フロー工程の場合、形成しようとする埋没コ
ンタクトホールのサイズよりも大きい開口部を有する感
光膜のパターンを層間絶縁膜上に形成し、感光膜のパタ
ーンをマスクとして層間絶縁膜を所定の深さだけ食刻し
た食刻溝部を形成した後、ADI(As Development Inspect
ion)状態の感光膜のパターンを食刻溝部の底面縁部から
中央部に所定幅だけフローさせ、フローされた感光膜の
パターンをマスクとして食刻溝部の露出された層間絶縁
膜をその下方のセルパッドが露出されるまで食刻して、
所望の小さいサイズの埋没コンタクトホールを形成して
いた。
【０００７】しかし、前記フローされた感光膜のパター
ンをマスクとして層間絶縁膜の露出された部分を垂直エ
ッチングしてからは、埋没コンタクトホールのトップCD
(Critical Dimension)が小さくなるが、埋没コンタクト
ホールの中間CD及びボトムCDが大きくなる。それで、埋
没コンタクトホールとビットラインとのマージンが減少
して、ビットラインとストレージ電極の電気的絶縁を弱
体化させ、更に半導体メモリ素子の収率低下及び特性不
良をもたらす。
【０００８】このような現象を改善するため、前記フロ
ーされた感光膜のパターンをマスクとして層間絶縁膜の
露出された部分を、その下方のセルパッドが露出される
まで垂直エッチングの代わりに傾斜エッチングすると、
埋没コンタクトホールのトップCDが大きくなる一方、埋
没コンタクトホールの中間CD及びボトムCDが小さくな
る。
【０００９】このため、埋没コンタクトホールとビット
ラインとの間のマージンが大きくなって、半導体メモリ
素子の収率低下及び特性不良は改善されるが、埋没コン
タクトホールの小さくなったボトムCDに起因してセルパ
ッドが露出されない可能性が高くなることにより、スト
レージ電極とセルパッドが電気的に接続されるのが難し
くなる。それで、埋没コンタクトホールのボトムCDを大
きくするため、製造工程上の許容範囲内でトップCDを可
能なだけ大きくする方向にメモリセルのキャパシタの製
造方法を開発してきた。
【００１０】従来、半導体メモリ素子のキャパシタにお
いては、図７に示すように、P型シリコン基板10のフィ
ールド領域にフィールド酸化膜11が形成され、このフィ
ールド酸化膜11の間のアクティブ領域にN+拡散領域のソ
ースSが形成され、このソースS上に多結晶シリコン層の
セルパッド40が形成され、シリコン基板10の全面上に層
間絶縁膜50が表面平坦化をなし、セルパッド40の上面の
厚さよりも厚い厚さに形成される。セルパッド40の上面
よりも高く位置しセルパッド40の間の層間絶縁膜50内に
ビットライン60が形成され、層間絶縁膜50の埋没コンタ
クトホール53を経てセルパッド40に電気的に接続される
ようにストレージ電極のバーパターン70が層間絶縁膜50
上に形成され、ストレージ電極のバーパターン70にO/N/
O(oxide/nitride/oxide)構造の誘電体膜80を介しプレー
ト電極90が形成される。ビットライン60は多結晶シリコ
ン層61と、この多結晶シリコン層61の抵抗を減らすため
に多結晶シリコン層61上に位置したシリサイド層63とか
らなる。
【００１１】このように構成されるメモリセルの場合、
セルパッド40の上面を露出する埋没コンタクトホール53
を有する層間絶縁膜50にストレージ電極用導電層の多結
晶シリコン層を、埋没コンタクトホール53を埋めながら
もストレージ電極のバーパターン70の形成のための厚さ
に積層し、ストレージ電極のバーパターン70を形成する
ため不必要な部分の多結晶シリコン層をその下方の層間
絶縁膜50が露出されるまでエッチングする。以後、スト
レージ電極のバーパターン70の間の電気的分離を保障す
るため前記多結晶シリコン層のオーバエッチングを追加
で実施する。
【００１２】
【発明が解決しようとする課題】しかるに、上記のよう
な製造方法では、製造工程の許容範囲内でストレージ電
極のバーパターン70と埋没コンタクトホール53との不整
合が発生しても、ストレージ電極のバーパターン70が埋
没コンタクトホール53を完全にカバーせずに埋没コンタ
クトホール53内のストレージ電極の一部が露出される場
合が多く発生する。このような場合、後続のオーバエッ
チングが追加で実施される間、埋没コンタクトホール53
内の露出されたストレージ電極の部分に食刻溝71が誘発
される。それで、誘電体膜80がストレージ電極のバーパ
ターン70に積層されるとき、食刻溝71に他の部分と均一
厚さに積層されないため、誘電体膜80の降伏電圧が低く
なる。これは半導体メモリ素子のキャパシタの信頼性低
下をもたらす。
【００１３】更に、埋没コンタクトホール53の上部でス
トレージ電極の幅が当初の幅よりも狭くなって、この部
分におけるストレージ電極が機械的脆弱性を示すことに
より、誘電体膜80及びプレート電極90の形成のための後
続工程が実施される途中にストレージ電極のバーパター
ン70が倒れるか、又はこのような場合が発生しなくても
セルパッド40とストレージ電極のバーパターン70との埋
没コンタクト抵抗が高くなる。これは半導体メモリ素子
のキャパシタの特性不良をもたらし、更に半導体メモリ
素子の収率低下を起こす。
【００１４】本発明は上記の点に鑑みなされたもので、
その目的は、ストレージ電極と埋没コンタクトホールと
の不整合が発生してもストレージ電極とプレート電極と
の間の誘電体膜の降伏電圧を強化させることができる半
導体メモリ素子のキャパシタ及びその製造方法を提供す
ることにある。本発明の他の目的は、ストレージ電極の
バーパターンの倒れを防止できる半導体メモリ素子のキ
ャパシタ及びその製造方法を提供することにある。本発
明のさらに他の目的は、ストレージ電極のバーパターン
とセルパッドとの埋没コンタクト抵抗を減少させること
ができる半導体メモリ素子のキャパシタ及びその製造方
法を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係る半導体メモ
リ素子のキャパシタは、層間絶縁膜の埋没コンタクトホ
ールを経て露出されたセルパッドを有する基板と、前記
埋没コンタクトホールを経て前記セルパッドに電気的に
接続されるように前記層間絶縁膜上に形成されたバーパ
ターン及びこのバーパターンの側壁に形成された導電性
スペーサを有するストレージ電極と、このストレージ電
極上に形成された誘電体膜と、この誘電体膜を介して前
記ストレージ電極上に形成されたプレート電極とからな
ることを特徴とする。
【００１６】好ましくは、前記スペーサは前記バーパタ
ーンと同質の多結晶シリコン層で形成されるが、バーパ
ターンと異質の材質で形成することもできる。また、前
記スペーサ下方部の幅は60nm以上に決定されることが好
ましい。
【００１７】本発明による半導体メモリ素子のキャパシ
タ製造方法は、セルパッドを有する基板を準備する段階
と、前記基板上に前記セルパッドを露出する埋没コンタ
クトホールを有する層間絶縁膜を形成する段階と、前記
埋没コンタクトホールを経て前記セルパッドに電気的に
接続されるように前記層間絶縁膜上にストレージ電極の
バーパターンを形成する段階と、前記バーパターンの側
壁にストレージ電極の導電性スペーサを形成する段階
と、前記ストレージ電極上に誘電体膜を形成する段階
と、前記誘電体膜を介して前記ストレージ電極上にプレ
ート電極を形成する段階とからなることを特徴とする。
好ましくは、前記スペーサを前記パーパターンと同質の
多結晶シリコン層で形成するが、バーパターンと異質の
材質で形成することもできる。また、前記スペーサの下
方部の幅を60nm以上に形成する。
【００１８】上記のような本発明は、埋没コンタクトホ
ール内のストレージ電極のバーパターンに食刻溝が形成
されても、導電性スペーサがストレージ電極のバーパタ
ーン側壁に形成されながら食刻溝を埋めるので、誘電体
膜の降伏電圧を強化することができる。又、ストレージ
電極のバーパターンの倒れとか埋没コンタクト抵抗の増
加を防止して半導体メモリ素子の収率を高めることがで
きる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。ただし、本発明は、下記の実
施の形態に限定されず、本発明の思想を外れない範囲内
で多様な変形が可能なことはいうまでもない。図１は、
本発明による半導体メモリ素子のキャパシタの実施の形
態を示す断面図である。この図において、図７の部分と
同一構成及び同一作用の部分には同一符号を付す。
【００２０】図１に示すように、本発明による半導体メ
モリ素子のキャパシタの実施の形態においては、第１導
電型のP型シリコン基板10のフィールド領域にフィール
ド酸化膜11が形成され、このフィールド酸化膜11間のア
クティブ領域にN+拡散領域のソースSが形成され、この
ソースS上にセルパッド40が形成され、シリコン基板10
の全面上に層間絶縁膜50が表面平坦化をなしセルパッド
40の高さよりも厚く形成される。セルパッド40の上部面
よりも高い位置に位置しセルパッド40の間の層間絶縁膜
50内にビットライン60が形成され、層間絶縁膜50の埋没
コンタクトホール53を経て該当セルパッド40に電気的に
接続されるようにストレージ電極のバーパターン70が層
間絶縁膜50上に形成され、ストレージ電極のバーパター
ン70の側壁にストレージ電極の導電性スペーサ73が形成
され、ストレージ電極のバーパターン70と導電性スペー
サ73上にO/N/O(oxide/nitride/oxide)構造の誘電体膜80
を介してプレート電極90が積層される。
【００２１】ビットライン60は、多結晶シリコン層61
と、この多結晶シリコン層61の抵抗を減らすため多結晶
シリコン層61上に位置したシリサイド層63とからなる。
スペーサ73は、ストレージ電極のバーパターン70と同質
の多結晶シリコン層で形成されるが、異質の導電物質で
形成することもできる。ここで、層間絶縁膜50が一つの
層として図示されているが、実際には材質の異なる複数
の層で形成される。勿論、本断面図では図示されていな
いが、実際にはビットライン60が層間絶縁膜50の直接コ
ンタクトホール(direct contact hole)を経て電気的に
接続されることは自明な事実である。
【００２２】このように構成された半導体メモリ素子の
キャパシタにおいては、ストレージ電極のバーパターン
70が層間絶縁膜50上に1μmの高さを有し、バーパターン
70のボトムCDが0.25μmで、埋没コンタクトホール53の
トップCDが0.23μmで、バーパターン70と埋没コンタク
トホール53のオーバラップマージンが0.02μmで、バー
パターン70のフォト工程上の不整合マージンが80nmであ
る場合、製造工程上の許容範囲内でストレージ電極のバ
ーパターン70と埋没コンタクトホール53との不整合が発
生して、ストレージ電極のバーパターン70が埋没コンタ
クトホール53を完全にカバーせず、埋没コンタクトホー
ル53内のストレージ電極の一部が露出されると仮定すれ
ば、後続のオーバエッチングが追加で実施される間に従
来と同様に埋没コンタクトホール53内の露出されたスト
レージ電極の部分に食刻溝71が誘発される。
【００２３】しかし、導電性スペーサ73がストレージ電
極のバーパターン70の側壁に形成されながら食刻溝71を
埋めるようになる。このとき、スペーサ73の下方部の幅
Wはバーパターン70の間の間隔が0.24μmであることを考
慮して、60nm以上に維持することが好ましい。
【００２４】そして、上記の結果、本発明では、誘電体
膜80をストレージ電極のバーパターン70とスペーサ73の
表面上に均一厚さに積層することが容易となり、ストレ
ージ電極の食刻溝71に全く影響を受けず、誘電体膜80の
降伏電圧低下を改善することができる。更に、埋没コン
タクトホール53の上方部におけるストレージ電極の幅が
狭くならずに当初の幅をそのまま維持するので、誘電体
膜80又はプレート電極90の形成のための後続工程が実施
される途中にストレージ電極のバーパターン70が倒れ
ず、ストレージ電極のバーパターン70とセルパッド40と
の埋没コンタクト抵抗が高くならない。これは半導体メ
モリ素子のキャパシタに良好な特性をもたらし、更に半
導体メモリ素子の収率を高める。
【００２５】次に、本発明による半導体メモリ素子のキ
ャパシタ製造方法の実施の形態を図２乃至図６を参照し
て説明する。図２乃至図６は、本発明による半導体メモ
リ素子のキャパシタ製造方法の実施形態を示した工程図
である。この図において、図１の部分と同一構成及び同
一作用の部分には同一符号を付す。
【００２６】図２に示すように、先ず、メモリセルのた
めのアクティブ領域をシリコン基板10に限定するため、
シリコン基板10のフィールド領域にフィールド酸化膜11
をSTI(Shallow Trench Isolation)工程又はLOCOS(Local
Oxidation Of Silicon)工程により形成し、シリコン基
板10の熱酸化工程によりゲート酸化膜13を成長させる。
【００２７】次いで、ゲート酸化膜13とフィールド酸化
膜11上に導電層の多結晶シリコン層21を積層し、その上
に多結晶シリコン層21の抵抗を減らすためシリサイド層
23のタングステンシリサイド層を形成する。次いで、シ
リサイド層23上に例えば下層の窒化膜と上層の高温酸化
膜でなる絶縁膜25を積層し、写真食刻工程によりワード
ラインに該当する部分のみに絶縁膜25を残し、その他の
部分の絶縁膜25をタングステンシリサイド層23が露出さ
れるまで除去する。次いで、残った絶縁膜25のパターン
をマスクとしてシリサイド層23と多結晶シリコン層21を
その下方のゲート酸化膜13が露出されるまで食刻してゲ
ート電極20のパターンを形成する。
【００２８】ゲート電極20の形成が完了すると、ゲート
電極20をマスクとしてトランジスタのアクティブ領域に
燐のようなN型の不純物を低濃度にイオン注入した後、
シリコン基板10の全面に酸化膜のような絶縁膜を厚く積
層し、これをアクティブ領域のシリコン基板10が露出さ
れるまでエッチバックしてゲート電極20及び絶縁膜25の
両側壁に絶縁膜のスペーサ27を形成する。次いで、ゲー
ト電極20とスペーサ27をマスクとしてアクティブ領域に
燐を高濃度にイオン注入して、ソース/ドレインS/Dを形
成する。
【００２９】ソース/ドレインS/Dの形成が完了すると、
O3-TEOS CVD工程を用いて前記結果物上に第１層間絶縁
膜51を任意の厚さ、例えば形成するセルパッド40の高さ
以上の厚さに積層し、これをエッチバック工程又はCMP
(Chemical Mechanical Polishing)工程によりセルパッ
ド40の高さに平坦化する。次いで、セルパッド40のため
の部分の第１層間絶縁膜51をその下方のソースSが露出
されるまで写真食刻工程により食刻してセルパッド40の
ための開口部を形成し、セルパッド40のための導電層、
例えば多結晶シリコン層を前記開口部を充填させるほど
の厚い厚さに第１層間絶縁膜51上に積層し、これをエッ
チバック工程によりエッチバックして前記開口部の外側
の第１層間絶縁膜51上の多結晶シリコン層を除去する。
これにより、セルパッド40がソースSに電気的に接続さ
れて形成され、かつ第１層間絶縁膜51の表面で平坦化さ
れる。
【００３０】図３に示すように、セルパッド40の形成が
完了すると、O3-TEOS CVD工程を用いてセルパッド40と
第１層間絶縁膜51の上に第２層間絶縁膜55をセルパッド
40と以後に形成されるビットライン60との電気的絶縁に
必要な厚さに積層し、写真食刻工程により第2,第1層間
絶縁膜55,51の一部領域に図２のドレインDの一部を露出
させるための直接コンタクトホール（図示せず）を形成
する。
【００３１】次いで、第２層間絶縁膜55上にビットライ
ン60のための導電層、例えば多結晶シリコン層61を前記
直接コンタクトホールを充分に充填させるほどの厚さに
積層し、その上に多結晶シリコン層61の抵抗を減らすた
めのシリサイド層63、例えばタングステンシリサイド層
を積層した後、シリサイド層63と多結晶シリコン層61を
写真食刻工程によりビットライン60のパターンにパター
ニングする。これにより、ビットライン60が、セルパッ
ド40間のフィールド酸化膜11上方で第２層間絶縁膜55の
表面に形成される。
【００３２】図４に示すように、ビットライン60の形成
が完了すると、 O3-TEOS CVD工程によりビットライン60
と第２層間絶縁膜57上に第３層間絶縁膜57を積層し、こ
れをエッチバック工程と化学機械研磨工程により表面平
坦化する。ここで、第3,第2層間絶縁膜57,55の総厚さは
第3,第2層間絶縁膜57,55に形成される埋没コンタクトホ
ール53のボトムCDを考慮して8000Åに決定するのが好ま
しい。
【００３３】次いで、セルパッド40を露出させる埋没コ
ンタクトホール53を写真食刻工程により第3,第2層間絶
縁膜57,55の一部分に形成する。このとき、第3,第2層間
絶縁膜57,55を傾斜エッチングするのが通常である。こ
れに対する詳細な説明は既に説明したので、説明の重複
を避けるためこれに対する説明は省略する。
【００３４】次いで、第３層間絶縁膜57上にストレージ
電極のための導電層、例えば多結晶シリコン層を埋没コ
ンタクトホール53を十分に充填させ、かつストレージ電
極のバーパターン70のための高さに該当する厚さ、例え
ば1μmの厚さに積層し、これを写真食刻工程によりスト
レージ電極のバーパターン70に形成する。このとき、製
造工程上の許容範囲内でストレージ電極のバーパターン
70と埋没コンタクトホール53の不整合が発生する場合、
埋没コンタクトホール53内のストレージ電極が一部露出
される。以後、ストレージ電極のバーパターン70の間の
電気的分離を保障するため前記多結晶シリコン層をオー
バエッチングする間、埋没コンタクトホール53内の露出
されたストレージ電極に食刻溝71が形成される。
【００３５】次いで、図５に示すように、ストレージ電
極のバーパターン70を含めた第３層間絶縁膜57上にスト
レージ電極の導電性スペーサ73のための導電層、例えば
多結晶シリコン層を積層し、これをエッチバックしてス
トレージ電極のバーパターン70の両側壁にスペーサ73を
形成する。ここで、スペーサ73の下方部の幅wは、図１
の構造説明で言及したように、60nm以上に決定するのが
好ましい。スペーサ73はストレージ電極のバーパターン
70と同質の多結晶シリコン層または異質の導電層で形成
できる。
【００３６】図６に示すように、ストレージ電極の形成
が完了すると、ストレージ電極のバーパターン70とスペ
ーサ73上にO/N/O構造の誘電体膜80を均一な厚さに積層
し、さらに誘電体膜80を介してストレージ電極上に共通
のプレート電極90のための導電層を積層して、本発明の
工程を完了する。
【００３７】従って、本発明は、食刻溝71が形成された
ストレージ電極のバーパターン70に誘電体膜80を積層す
ることにより誘電体膜80の降伏電圧が低くなる脆弱性を
有した従来の技術とは異なって、ストレージ電極のバー
パターン70に食刻溝71が形成されてもスペーサ73で食刻
溝71を充填させた後ストレージ電極のバーパターン70と
スペーサ73上に誘電体膜80を積層するので、ストレージ
電極の全表面上に誘電体膜80を均一な厚さに積層するこ
とができ、誘電体膜80の降伏電圧を高めることができ
る。又、埋没コンタクトホール53の上方部においてスト
レージ電極の幅が従来と異なって全く狭くならないの
で、誘電体膜80及びプレート電極90のための工程を実施
する間にストレージ電極のバーパターン70が倒れず、ス
トレージ電極のバーパターン70とセルパッド40との埋没
コンタクト抵抗が高くならないことにより、半導体メモ
リ素子の収率向上をもたらす。
【００３８】
【発明の効果】以上説明したように本発明は、層間絶縁
膜の埋没コンタクトホールを経てセルパッドに電気的に
接続されるストレージ電極のバーパターンを写真食刻工
程により層間絶縁膜上に形成し、ストレージ電極の間の
電気的分離を保障するため追加でオーバエッチングを実
施し、ストレージ電極のバーパターンの両側壁にストレ
ージ電極の導電性スペーサを形成し、ストレージ電極の
バーパターンと導電性スペーサの上に誘電体膜を積層
し、誘電体膜上にプレート電極を積層する。
【００３９】従って、本発明は、ストレージ電極のバー
パターンと埋没コンタクトホールとの不整合のため埋没
コンタクトホール内のストレージ電極が一部分露出さ
れ、オーバエッチングにより露出された部分のストレー
ジ電極に食刻溝が形成されても、導電性のスペーサが食
刻溝を埋めるので、ストレージ電極上の誘電体膜の降伏
電圧を高めることができる。又、誘電体膜及びプレート
電極の形成のための後続工程においてストレージ電極の
バーパターンが倒れず、ストレージ電極のバーパターン
とセルパッドとの埋没コンタクト抵抗が高くならず、半
導体メモリ素子の収率向上をもたらす。
【図面の簡単な説明】
【図１】本発明による半導体メモリ素子のキャパシタの
実施の形態を示した断面図。
【図２】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態を示した工程図。
【図３】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態を示した工程図。
【図４】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態を示した工程図。
【図５】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態を示した工程図。
【図６】本発明による半導体メモリ素子のキャパシタ製
造方法の実施の形態を示した工程図。
【図７】従来の技術による半導体メモリ素子のキャパシ
タを示した断面図。
【符号の説明】
１０ Ｐ型シリコン基板 ４０ セルパッド ５０ 層間絶縁膜 ５３ 埋没コンタクトホール ７０ バーパターン ７１ 食刻溝 ７３ 導電性スペーサ ８０ 誘電体膜 ９０ プレート電極

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 セルパッドを有する基板を準備する段階
    と、 前記基板上に前記セルパッドを露出する埋没コンタクト
    ホールを有する層間絶縁膜を形成する段階と、導電層の形成と写真食刻工程とにより、 前記埋没コンタ
    クトホールを経て前記セルパッドに電気的に接続される
    ように前記層間絶縁膜上にストレージ電極のバーパター
    ンを形成する段階と、前記バーパターン間の電気的分離を保障するため前記導
    電層をオーバエッチングする工程と、 前記オーバエッチングによって前記ストレージ電極のバ
    ーパターンに生じた食刻溝を埋めるために、導電層の形
    成とエッチバックにより、 前記バーパターンの側壁にス
    トレージ電極の導電性スペーサを形成する段階と、 前記ストレージ電極上に誘電体膜を形成する段階と、 前記誘電体膜を介して前記ストレージ電極上にプレート
    電極を形成する段階とからなることを特徴とする半導体
    メモリ素子のキャパシタ製造方法。
  2. 【請求項２】 前記スペーサを前記バーパターンと同質
    の多結晶シリコン層で形成することを特徴とする請求項
    １に記載の半導体メモリ素子のキャパシタ製造方法。
  3. 【請求項３】 前記スペーサを前記バーパターンと異質
    の材質で形成することを特徴とする請求項１に記載の半
    導体メモリ素子のキャパシタ製造方法。
  4. 【請求項４】 前記スペーサ下方部の幅を60nm以上に形
    成することを特徴とする請求項１に記載の半導体メモリ
    素子のキャパシタ製造方法。
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