JP2676168B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、任意の記憶情
報のランダムな入出力が可能な高集積化に適した半導体
装置に関する。

［従来の技術］ 従来、半導体装置の中で、記憶情報のランダムな入出
力が可能なものとしてDRAM（Dynamic Random Access
Memory）が一般的に知られている。このDRAMは、多数
の記憶情報を記憶する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成されて
いる。

第５図は、従来のDRAMのメモリセルを示した断面図で
ある。第５図を参照して、メモリセルは、シリコン基板
１と、シリコン基板１上に形成された素子分離のための
素子分離酸化膜52と、シリコン基板１上に所定の間隔を
隔てて形成された不純物拡散層6a,7a,6b,7bと、不純物
拡散層6a,7aおよび不純物拡散層6b,7bの間にゲート絶縁
膜3aを介して形成されたゲート電極4aと、ゲート電極4a
の側壁に形成されたサイドウォールスペーサ5aと、不純
物拡散層6a,7aに接続され、サイドウォールスペーサ5a,
5b上に形成された電荷蓄積電極12と、電荷蓄積電極12上
に形成されたキャパシタ誘電膜13と、キャパシタ充電膜
13上および素子分離酸化膜52上に形成されたキャパシタ
プレート電極14と、不純物拡散層6b,7bに接続されキャ
パシタプレート電極14上に絶縁膜15を介して形成された
ビット線16とを含む。なお、素子分離酸化膜52上には、
隣接するメモリセルを構成するゲート電極4bが形成され
ている。

このDRAMの動作としては、情報の書込み時に、ゲート
電極4aに所定の電圧が印加され、ゲート絶縁膜3a直下の
半導体基板表面にチャネルが形成される。そして、その
チャネルを通してビット線16に与えられた電荷が電荷蓄
積電極12,キャパシタ誘電膜13およびキャパシタプレー
ト電極14から構成されるキャパシタに蓄積される。ま
た、情報読出し時には、電荷蓄積電極12,キャパシタ誘
電膜13およびキャパシタプレート電極14から構成される
キャパシタに蓄積された電荷がゲート電極4aに所定の電
圧が印加されたことに応答してビット線16から読出され
る。

また、DRAMのメモリセルは、その信号電荷蓄積用のキ
ャパシタ構造によって、いくつかのタイプに分けること
ができるが、第５図に示したものはいわゆるスタックト
タイプのメモリセルである。このタイプのメモリセルで
は、上述のように、素子分子酸化膜52およびゲート電極
4a上にまで延在された２層の導電膜（第５図に示した電
荷蓄積電極12およびキャパシタプレート電極14に相当）
とその間に形成された誘電膜（第５図に示したキャパシ
タ誘電膜13に相当）とからキャパシタが構成されてい
る。したがって、DRAMの高集積化に伴ってメモリセルサ
イズが縮小された場合には、キャパシタ面積も同時に縮
小されることとなる。

［発明が解決しようとする課題］ 前述のように、DRAMの高集積化に伴ってメモリセルが
縮小された場合には、キャパシタの面積も同時に縮小さ
れることとなる。しかし、記憶領域としてのDRAMの安定
動作および信頼性を考慮すると、メモリセルサイズが縮
小されても１ビットのメモリセルに蓄える電荷量をほぼ
一定にする必要がある。すなわち、１ビットのメモリセ
ルに蓄える電荷量が小さくなるとソフトエラーなどに十
分耐えることができなくなるという問題点が生じる。ま
た、従来の半導体装置では電荷蓄積電極の表面積のうち
上部の面積の寄与が非常に大きい。したがって、半導体
装置の集積化に伴ってメモリセルサイズが縮小され、電
荷蓄積電極の平面積が減少するとこの構造では十分な容
量が得られないという問題点があった。

この発明は、上記のような課題を解決するためになさ
れたもので、メモリセルサイズが縮小された場合にも、
十分なキャパシタ容量を得ることが可能な半導体装置を
提供することを目的とする。

［課題を解決するための手段］ この発明における半導体装置は、第１導電型の半導体
基板の素子分離領域に隣接して形成された第２導電型の
不純物領域と、前記半導体基板の前記不純物領域に隣接
する領域上にゲート絶縁膜を介して形成されたゲート電
極と、少なくとも前記不純物領域上に形成されたパッド
と、前記パッドおよび前記ゲート電極ならびに前記素子
分離領域上に形成され、少なくとも前記パッド上に開口
部を有するとともに平坦な上部表面を有する層間絶縁膜
と、前記層間絶縁膜の開口部を充填するとともに前記開
口部内で前記パッドに対して接続するように形成された
プラグと、前記プラグ上および前記層間絶縁膜の平坦な
上部表面上に形成された下部電極の構成要素である底面
部と、前記底面部の側壁部に接しかつ前記半導体基板の
主表面に対して垂直方向に延びて形成された前記下部電
極の構成要素である筒状部と、前記底面部および前記筒
状部表面を覆うように形成された誘電体膜と、少なくと
も前記誘電体膜表面に接するように形成された上部電極
とを有する容量手段とを備えている。

［作用］ この発明に係る半導体装置では、パッド上に形成され
た層間絶縁膜の開口部を充填するとともにパッドに接続
するようにプラグが形成され、そのプラグ上および層間
絶縁膜の平坦な上部表面上に下部電極の構成要素である
底面部が形成され、かつその底面部の側壁部に接して半
導体基板の主表面に対して垂直方向に延びる筒状部が形
成されるので、平面的な面積を増加させることなく容量
手段として利用できる面積が増加される。

［発明の実施例］ 第１図は本発明の一実施例を示したDRAMのメモリセル
の断面図である。第１図を参照して、メモリセルは、シ
リコン基板１と、シリコン基板１上に絶縁膜を介して形
成された素子分離のためのシールド電極２と、シリコン
基板１上に所定の間隔を隔てて形成された不純物拡散層
6a,7aおよび6b,7bと、不純物拡散層6a,7aおよび6b,7bの
間にゲート絶縁膜3aを介して形成されたゲート電極4a
と、ゲート電極4aの側壁部に形成されたサイドウォール
スペーサ5aと、不純物拡散層6a,7aに接続され、サイド
ウォールスペーサ5aおよび5b上に形成されたポリシリコ
ンパッド８と、シリコン基板１上の全面に形成され、不
純物拡散層6a,7aおよび6b,7b上に開口部を有する層間絶
縁膜10と、層間絶縁膜10上に形成された窒化膜マスク19
と、層間絶縁膜10の不純物拡散層6a,7a上に位置する開
口部に形成された埋込ポリシリコンプラグ９と、埋込み
ポリシリコンプラグ９および窒化膜マスク19上に埋込み
ポリシリコンプラグ９に接続して形成された電荷蓄積電
極11と、電荷蓄積電極11の両側面にシリコン基板１と垂
直方向に延びて形成された電荷蓄積電極12と、電荷蓄積
電極11および12上に形成されたキャパシタ誘電膜13と、
キャパシタ誘電膜13上に形成されたキャパシタプレート
電極14と、層間絶縁膜10の不純物拡散層6b,7b上の開口
部に形成されたサイドウォールスペーサ17と、サイドウ
ォールスペーサ17の中に不純物拡散層6b,7bに接続して
埋込まれたタングステンなどからなる金属プラグ18と、
金属プラグ18に接続されキャパシタプレート電極14上に
絶縁膜15を介して形成されたビット線16とを含む。

なお、シールド電極２上には、隣接するメモリセルを
構成するゲート電極4bがゲート絶縁膜3bを介して形成さ
れており、その側壁部にはサイドウォールスペーサ5bが
形成されている。

このように、本実施例では、従来の電荷蓄積電極（第
１図に示したポリシリコンパッド８に相当）上に開口部
を有する絶縁膜を形成し、その開口部内の導電層（第１
図に示した埋込みポリシリコンプラグ９に相当）を介し
て層間絶縁膜10上に円筒状のもう１つの電荷蓄積電極11
を形成しさらにその電荷蓄積電極11の側壁部に電荷蓄積
電極12を形成することにより、その側壁部でキャパシタ
の面積を増加させることができる。したがって、半導体
装置の集積化に伴ってDRAMのメモリセルサイズが縮小化
されてもソフトエラーなどに耐え得る十分なキャパシタ
容量を得ることができる。

第2A図ないし第20図は、第１図に示したメモリセルの
製造プロセスを説明するための断面構造図である。第2A
図ないし第20図を参照して、製造プロセスについて説明
する。まず、第2A図に示すように、シリコン基板１の主
表面を熱酸化して熱酸化膜120を形成する。そして、不
純物をドーピングすることにより低抵抗化した多結晶シ
リコン膜102およびシリコン酸化膜21をCVD法を用いて形
成する。そして、レジスト22をパターニングにより形成
する。素子分離領域以外の部分を異方性エッチングによ
り除去する。この結果、第2B図示すように、シリコン基
板１上に絶縁膜20を介して素子分離のためのトランジス
タ分離のシールド電極２が形成される。その後シリコン
酸化膜21およびシリコン基板１上にシリコン酸化膜23を
CVD法を用いて形成する。そしてレジストパターンを用
いないで全面を異方性エッチングする。これによって、
第2C図に示すように、絶縁膜20およびシールド電極２な
らびにシリコン酸化膜24の側壁部分にサイドウォールス
ペーサ5bが形成される。その後、シリコン基板１の表面
全体を熱酸化して熱酸化膜103を形成する。そして、不
純物をドーピングすることにより低抵抗化した多結晶膜
104およびシリコン酸化膜105をCVD法を用いて形成す
る。シリコン酸化膜105上にレジスト25を形成してこれ
をマスクとして異方性エッチングを行う。これによっ
て、第2D図に示すように、ゲート絶縁膜３およびゲート
電極４が形成される。そして、シリコン基板１のゲート
電極４が形成されている以外の表面領域に比較的低濃度
の不純物（10¹⁵〜10¹⁸cm^-3）を注入する。これにより不
純物拡散層６が形成される。次に、第2E図に示すよう
に、第2C図のシールド電極の側壁にサイドウォールスペ
ーサ5bを形成した方法と同様に第2F図に示すようなサイ
ドウォールスペーサ5a,5bがゲート電極4a,4bの側壁に形
成される。但し、ゲート電極4aの間の不純物領域６上に
はレジストマスク300によりシリコン酸化膜26が残され
る。そして、シリコン基板１のゲート電極4a,4b以外の
表面領域に比較的高濃度の不純物（10¹⁸〜10²¹cm^-3）を
注入し800℃〜900℃の炉アニールまたはランプアニール
などによって活性化する。この結果、トランジスタのソ
ース／ドレインなる不純物拡散層6a,7a,6b,7bが形成さ
れる。第2G図に示すように、多結晶シリコン108を全面
に形成する。そして、レジスト27を形成した後異方性エ
ッチングを行なう。これにより、第2H図に示すようなポ
リシリコンパッド８が形成される。そして、シリコン基
板１全面を覆うように最表面を窒化膜マスク119とした
厚くて平坦な層間絶縁膜110をCVD法により形成する。窒
化膜マスク119上にレジスト28を形成し、それをマスク
とし異方性エッチングを行なう。これによって、第2I図
に示すように、層間絶縁膜10および窒化膜マスク19のポ
リシリコンパッド８上に開口部が形成される。そして、
その開口部内を埋めるようにポリシリコン109を形成す
る。レジストを用いないで全面をエッチバックする。こ
れにより、第2J図に示すような埋込みポリシリコンプラ
グ９が層間絶縁膜10の開口部内に形成される。この埋込
みポリシリコンプラグ９は不純物をドーピングすること
により低抵抗化される。そして、埋込みポリシリコンプ
ラグ９および窒化膜マスク19上にポリシリコン膜111お
よびシリコン酸化膜29をCVD法により形成する。シリコ
ン酸化膜29上にレジスト30を形成する。レジスト30をマ
スクとして異方性エッチングを行なう。これにより、第
2K図に示すように、埋込みポリシリコンプラグ９上に少
なくともその一部が接するような電荷蓄積電極11を構成
するポリシリコン及びシリコン酸化膜29からなる二層膜
が形成される。この二層膜上にCVD法を用いてポリシリ
コン膜31が形成される。そして、レジストを用いないで
全面をエッチバックする。これにより上記の二層膜11,2
9の側壁部に第2L図に示すようなポリシリコンからなる
サイドウォール12が形成される。このサイドウォール12
および前述の電荷蓄積電極11とにより電荷蓄積電極が構
成される。その後ウェットエッチング法を用いて上記二
層膜のうちシリコン酸化膜29を除去する。その後、キャ
パシタの誘電膜となる窒化膜をCVD法により形成しその
表面を800℃〜900℃の温度条件で酸化する。これによっ
て形成されたキャパシタ誘電膜13上に多結晶シリコン膜
115によって後述のキャパシタプレート電極14が形成さ
れる。次に、第2M図に示すように、キャパシタプレート
電極14上にシリコン酸化膜32をCVD法により形成する。
その後、レジストマスク（図示せず）を用いて異方性エ
ッチングを行なうことにより２つのゲート4a間の不純物
拡散層6b,7b上に開口部を形成する。さらに、シリコン
基板１全面にシリコン酸化膜を形成しレジストマスクを
用いないでシリコン基板１全面を異方性エッチングする
ことによりキャパシタプレート電極14および上記開口部
の側壁をシリコン酸化膜からなるサイドウォールスペー
サ117により保護する。この結果、第2N図に示すような
形状となる。そして、上記開口部に不純物拡散層6b,7b
と接するようにタングステンなどの高融点金属を選択的
に形成してサイドウォールスペーサ17の内部に第20図に
示すような金属プラグ18を形成する。最後に第１図に示
すように、金属プラグ18と接するようにCVD法などで多
結晶シリコン膜を形成した後レジストマスクを用いて異
方性エッチングすることによりビット線16を形成する。

第３図は上述の第2E図ないし第2G図に示した製造プロ
セスの別実施例を示した断面構造図である。第３図を参
照して、ビット線16を最後に形成する製造方法の場合
に、第2E図ないし第2G図に示した製造プロセスにおいて
ビット線が形成される不純物領域6b,7b上にも下敷きポ
リシリコンパッド48を形成する。具体的には、第2E図に
おいてレジストマスク300を用いずに不純物拡散層7b表
面を露出させ、第2G図におけるレジスト27に第３図に示
したレジスト40を追加するだけでよい。この第３図に示
した方法では、前述の第2M図の開口部形成時に重ね合わ
せマージンが大きくなるという利点がある。

第４図は本発明の他の実施例を示したDRAMのメモリセ
ルの断面図である。。第４図を参照して、第１図に示し
たDRAMと相違する点は、ビット線216をキャパシタ形成
前に形成する点である。すなわち、ビット線216は、電
荷蓄積電極11,12およびポリシリコンパッド８より下方
に形成されている。なお、ビット線216上にはシリコン
酸化膜217が形成されている。なお、本実施例では、素
子分離方法として、トランジスタ分離を用いたが、本発
明はこれに限らず、LOCOS法あるいはトレンチを利用し
た分離方法でもよい。また、本実施例では、トランジス
タのソース／ドレインをLDD構造としたが、本発明はこ
れに限らず、シングルトランジスタ,DDDトランジスタあ
るいはゲートオーバラップトランジスタなどトランジス
タとして働けばどのような構造でも同様の効果を得るこ
とができる。さらに、本実施例では、シールド電極，ゲ
ート電極，電荷蓄積電極およびキャパシタプレート電極
に多結晶シリコンを用いたが、本発明はこれに限らず、
金属あるいは金属珪化物またはそれらと多結晶シリコン
を重ね合わせた重ね膜であってもよい。また、本実施例
に示した製造プロセスは平坦な層間膜であるため上層の
パターンニングを容易に行なえるという利点もある。

［発明の効果］ 以上のように、この発明によれば、パッド上に形成し
た平坦な上部表面を有する層間絶縁膜の開口部を充填す
るとともにその開口部内でパッドに接続するようにプラ
グを形成し、そのプラグ上および層間絶縁膜の上部表面
上に形成した下部電極の構成要素である底面部の側壁部
に接触するように半導体基板の主表面に対して垂直方向
に延びる下部電極の構成要素である筒状部を形成するこ
とによって、平面的な面積を増加させることなく容量手
段として利用できる面積を増加させることができ、その
結果メモリセルサイズが縮小された場合にも十分なキャ
パシタ容量を確保することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したDRAMのメモリセルの
断面図、第2A図ないし第20図は第１図に示したDRAMのメ
モリセルの製造プロセスを説明するための断面構造図、
第３図は第2E図ないし第2G図に示した製造プロセスの別
実施例を示した断面構造図、第４図は本発明の他の実施
例を示したDRAMのメモリセルの断面図、第５図は従来の
DRAMのメモリセルの断面図である。 図において、１はシリコン基板、２はシールド電極、3
a,3bはゲート絶縁膜、4a,4bはゲート電極、5a,5bはサイ
ドウォールスペーサ、6a,6b,7a,7bは不純物拡散層、８
はポリシリコンパッド、９は埋込みポリシリコンプラ
グ、10は層間絶縁膜、11,12は電荷蓄積電極、13はキャ
パシタ誘電膜、14はキャパシタプレート電極、15は絶縁
膜、16はビット線、17はサイドウォールスペーサ、18は
金属プラグ、19は窒化膜マスク、20は絶縁膜、216はビ
ット線である。 なお、図中、同符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板の素子分離領域に
   隣接して形成された第２導電型の不純物領域と、 前記半導体基板の前記不純物領域に隣接する領域上にゲ
   ート絶縁膜を介して形成されたゲート電極と、 少なくとも前記不純物領域上に形成されたパッドと、 前記パッドおよび前記ゲート電極ならびに前記素子分離
   領域上に形成され、少なくとも前記パッド上に開口部を
   有するとともに平坦な上部表面を有する層間絶縁膜と、 前記層間絶縁膜の開口部を充填するとともに前記開口部
   内で前記パッドに対して接続するように形成されたプラ
   グと、 前記プラグ上および前記層間絶縁膜の平坦な上部表面上
   に形成された下部電極の構成要素である底面部と、前記
   底面部の側壁部に接しかつ前記半導体基板の主表面に対
   して垂直方向に延びて形成された前記下部電極の構成要
   素である筒状部と、前記底面部および前記筒状部表面を
   覆うように形成された誘電体膜と、少なくとも前記誘電
   体膜表面に接するように形成された上部電極とを有する
   容量手段とを備えた、半導体装置。